口袋實(shí)驗(yàn)室實(shí)驗(yàn)手冊1.2

1、賽靈思Digilent Basys3口袋實(shí)驗(yàn)室實(shí)驗(yàn)手冊 四川大學(xué)計(jì)算機(jī)學(xué)院LAB1 熟悉實(shí)驗(yàn)板與開發(fā)環(huán)境1. 熟悉實(shí)驗(yàn)板1.1 實(shí)驗(yàn)板使用注意1.Basys 3只接受5V直流輸入，通過USB供電，也可以通過EXT供電，供電方式下面會(huì)講到；2.Basys 3在上電后，不得插拔USB線，不得去動(dòng)跳線開關(guān)；3.Basys 3遠(yuǎn)離水源；4.不要觸碰實(shí)驗(yàn)板上的芯片，尤其是在上電時(shí)；5.拿實(shí)驗(yàn)板時(shí)，手拿實(shí)驗(yàn)板邊緣；1.2 實(shí)驗(yàn)板使用介紹1.2.1概述實(shí)驗(yàn)板出廠后，會(huì)有一個(gè)用戶手冊詳細(xì)記錄實(shí)驗(yàn)板的外設(shè)以及芯片引腳與外設(shè)的連接關(guān)系。實(shí)驗(yàn)板正面如圖1.2-1所示。圖1.2-1 實(shí)驗(yàn)板頂視圖圖1.2-1標(biāo)號(hào)對應(yīng)的

2、外設(shè)如下：表1.2-1 實(shí)驗(yàn)板外設(shè)標(biāo)號(hào)1電源指示燈9全局復(fù)位2Pmod數(shù)字信號(hào)接口10下載方式配置跳線3Pmod模擬信號(hào)接口11USB接口47段數(shù)碼管(4片)12VGA顯示接口5撥碼開關(guān)(16個(gè))13JTAG接口6LED燈(16盞)14外部電源接口7按鍵開關(guān)(5個(gè))15電源開關(guān)8編程完畢指示燈16供電配置跳線1.2.2 供電方式實(shí)驗(yàn)板的供電方式有兩種：USB供電或者EXT外部供電，通過供電配置跳線來完成選擇。供電配置跳線在示意圖中16號(hào)位置，配置如圖1.2-2所示。 圖1.2-2 供電配置 圖1.2-3 上電加載將實(shí)驗(yàn)板正放，跳線開關(guān)接上面兩根引腳時(shí)為外部供電EXT，接下面兩根引腳時(shí)為USB供

3、電，在本實(shí)驗(yàn)中，實(shí)驗(yàn)板都采用USB供電。1.2.3 上電加載方式實(shí)驗(yàn)板在上電后，F(xiàn)PGA芯片會(huì)首先去找有沒有相應(yīng)的下載文件，如果有則開始運(yùn)行，上電加載模式一共有三種：QSPI模式：QSPI是一種Flash存儲(chǔ)器，實(shí)驗(yàn)板中的FPGA與QSPI相連接。設(shè)置為QSPI模式后，F(xiàn)PGA在上電后會(huì)首先在QSPI里讀配置文件(程序經(jīng)過編譯后的二進(jìn)制代碼)。USB模式：上電后，F(xiàn)PGA會(huì)到接口去找配置文件。JTAG模式：上電后通過加載配置文件。在試驗(yàn)中，始終按下圖選一配置，如圖1.2-3所示。1.2.4 其他另外，用戶手冊還詳細(xì)描述了各個(gè)外設(shè)的接口和FPGA芯片引腳的連接情況，這個(gè)在開發(fā)FPGA時(shí)，是非常重

4、要的信息，開發(fā)者在FPGA芯片中生成的數(shù)字電路的接口需要與FPGA引腳相連接，這樣就可以操控不同的外設(shè)。2. 熟悉開發(fā)環(huán)境2.1 開發(fā)環(huán)境介紹實(shí)驗(yàn)板的FPGA芯片屬于Xilinx公司的ATRIX 7系列，其對應(yīng)的開發(fā)環(huán)境是Xilinx推出的Vivado套件。2.2 基于模塊化的設(shè)計(jì)流程采用模塊化的設(shè)計(jì)流程，通過調(diào)用已經(jīng)寫好的模塊設(shè)計(jì)數(shù)字電路，流程如下：1、創(chuàng)建新工程1）打開Vivado設(shè)計(jì)開發(fā)軟件，如圖2.2-1，選擇Create New Project.圖2.2-1 Vivado初始界面2）在彈出的創(chuàng)建新工程的界面中，如圖2.2-2，點(diǎn)擊Next，開始創(chuàng)建新工程。圖2.2-2 創(chuàng)建新工程3）

5、如圖2.2-3，在Project Name界面中，將工程名稱修改為demo，并設(shè)置好工程存放路徑。同時(shí)勾選上創(chuàng)建工程子目錄的選項(xiàng)。這樣，整個(gè)工程文件都將存放在創(chuàng)建的demo子目錄中。點(diǎn)擊Next。(注意：路徑以及工程名必須是英文！)圖2.2-3 命名及設(shè)置路徑4）在選擇工程類型的界面中，如圖2.2-4，選擇RTL工程。由于本工程無需創(chuàng)建源文件，故將Do not specify sources at this time（不指定添加源文件）勾選上。點(diǎn)擊Next。圖2.2-4 選擇RTL工程5）在器件板卡選型界面中，如圖2.2-5，在Search欄中輸入xc7a35tcpg236搜索本次實(shí)驗(yàn)所使用的

6、Basys3板卡上的FPGA芯片。并選擇xc7a35tcpg236-1器件。（器件命名規(guī)則詳見xilinx官方文檔）點(diǎn)擊Next。圖2.2-5 板卡選型6）最后在新工程總結(jié)中，檢查工程創(chuàng)建是否有誤。沒有問題，則點(diǎn)擊Finish，完成新工程的創(chuàng)建。2、添加已設(shè)計(jì)好的IPcore。工程建立完畢，我們需要將demo這個(gè)工程所需的IP目錄文件夾復(fù)制到本工程文件夾下。本實(shí)驗(yàn)需要的IP目錄為74LSXX_LIB。如圖2.2-6。圖2.2-6 添加IPcore1）在Vivado設(shè)計(jì)界面的左側(cè)設(shè)計(jì)向?qū)谥校鐖D2.2-7，點(diǎn)擊Project Manager目錄下的Project Setting。圖2.2-7

7、設(shè)計(jì)向?qū)谶x項(xiàng)2）在Project Setting界面中，如圖2.2-8，選擇IP選項(xiàng)，進(jìn)入IP設(shè)置界面。點(diǎn)擊Add Respository.添加本工程文件夾下的IP_Catalog目錄：圖2.2-8 IP設(shè)置3）完成目錄添加后，可以看到所需IP已經(jīng)自動(dòng)添加。點(diǎn)擊OK完成IP添加。如圖2.2-9。圖2.2-9 完成IP添加3、創(chuàng)建原理圖，添加IP，進(jìn)行原理圖設(shè)計(jì)。1）在Project Navigator下的IP Integrator目錄下，點(diǎn)擊Create Block Design，創(chuàng)建原理圖，如圖2.2-10。圖2.2-10 創(chuàng)建原理圖2）在彈出的創(chuàng)建原理圖界面中，如圖2.2-11，保持默認(rèn)

8、。點(diǎn)擊OK完成創(chuàng)建。圖2.2-11 原理圖文件名路徑界面3）在原理圖設(shè)計(jì)界面中，如圖2.2-12，添加IP的方式有3種。在設(shè)計(jì)剛開始時(shí)，原理圖界面的最上方有相關(guān)提示，可以點(diǎn)擊Add IP，進(jìn)行添加IP。在原理圖設(shè)計(jì)界面的左側(cè)，有相應(yīng)快捷鍵。在原理圖界面中，鼠標(biāo)右擊選擇Add IP。圖2.2-12 原理圖添加IP4）在IP選擇框中，輸入74ls21，搜索本實(shí)驗(yàn)所需要的IP。5）按Enter鍵，或者鼠標(biāo)雙擊該IP，可以完成添加。需要1個(gè)74LS21如圖2.2-12。圖2.2-12 模塊圖及引腳命名注意，Vivado要求模塊的輸入引腳(左邊)必須都有一個(gè)端口，而輸出引腳則不必。6）添加完IP后，進(jìn)行

9、端口設(shè)置和連線操作。連線時(shí)，將鼠標(biāo)移至IP引腳附近，鼠標(biāo)圖案變成鉛筆狀。此時(shí)，點(diǎn)擊鼠標(biāo)左鍵進(jìn)行拖拽。Vivado可以提醒用戶可以與該引腳相連的引腳或端口。7）創(chuàng)建端口有兩種方式。當(dāng)需要?jiǎng)?chuàng)建與外界相連的端口時(shí)，可以右擊選擇Create Port,設(shè)置端口名稱，方向以及類型；點(diǎn)擊選中IP的某一引腳，右擊選擇Make External可自動(dòng)創(chuàng)建以與引腳同名，同方向的端口。8）通過點(diǎn)擊端口，可以在external port properities修改端口名字，如上圖。我們將a1端口名字修改為a1_in，然后按回車完成修改。同樣的方式修改b1為b1_in。9）完成原理圖設(shè)計(jì)后，生成頂層文件。在Sourc

10、e界面中右擊design_1，選擇Generate Output Products，如圖2.2-13，在生成輸出文件的界面中點(diǎn)擊Generate，如圖2.2-14。生成完輸出文件后，再次右擊design_1，選擇Create HDL Wrapper，創(chuàng)建HDL代碼文件。對原理圖文件進(jìn)行實(shí)例化。在創(chuàng)建HDL文件的界面中，保持默認(rèn)選項(xiàng)，點(diǎn)擊OK，完成HDL文件的創(chuàng)建。如圖2.2-15。至此，原理圖設(shè)計(jì)已經(jīng)完成。 圖2.2-13 生成頂層文件圖2.2-14 生成頂層文件界面圖2.2-15 創(chuàng)建HDL文件界面4.綜合、綜合后添加管腳約束、實(shí)現(xiàn)、生成bit流并下載到實(shí)驗(yàn)板1）Open Elaborate

11、d Design，如圖2.2-16。圖2.2-16 打開Elaborated Design2）將界面調(diào)整到I/O PLANNING，如圖2.2-17。圖2.2-17 Vivado標(biāo)簽欄3）在下方I/O ports中將設(shè)計(jì)端口與FPGA引腳關(guān)聯(lián)起來。圖2.2-18 引腳約束其中，F(xiàn)PGA的V16、V17引腳另一端又分別與撥碼開關(guān)SW1和SW2相連，撥碼開關(guān)朝上撥為輸入高電平。U16引腳的另一端與LED燈LD0連接，當(dāng)有高電平輸出時(shí)，燈被點(diǎn)亮。R2也連接撥碼開關(guān)，該引腳要模擬永遠(yuǎn)高電平，因此R2對應(yīng)的SW15保持閉合即可。在I/O std欄目，均設(shè)為LVCMOS33即可。完成后保存，將提示為存儲(chǔ)的

12、文件取名，在此用同樣英文命名。圖2.2-19 保存約束文件4）綜合驗(yàn)證。圖2.2-20 打開Synthesis5）完成綜合驗(yàn)證后選擇，Run Implementation。進(jìn)行工程實(shí)現(xiàn)。圖2.2-21 Run Implementation6）工程實(shí)現(xiàn)完成后，選擇Generate Bitstream，生成編譯文件。圖2.2-22 生成編譯文件7）生成編譯文件后，選擇Open Hardware Manager，打開硬件管理器。進(jìn)行板級(jí)驗(yàn)證。圖2.2-23 打開Hardware Manager8）打開目標(biāo)器件，點(diǎn)擊Open target。如果初次連接板卡，選擇Open a New Hardware。

13、如果之前連接過板卡，可以選擇Open Recent Target，在其列表中選擇相應(yīng)板卡。圖2.2-24 打開目標(biāo)器件在打開新硬件目標(biāo)界面中，點(diǎn)擊Next進(jìn)行創(chuàng)建。選擇Local server，點(diǎn)擊Next。圖2.2-25打開新硬件目標(biāo)界面點(diǎn)擊Next，再點(diǎn)擊Finish，完成創(chuàng)建。圖2.2-26 完成創(chuàng)建9）下載bit文件。點(diǎn)擊Hardware Manager上方提示語句中的Program device。選擇目標(biāo)器件。檢查彈出框中所選中的bit文件，然后點(diǎn)擊Program進(jìn)行下載。進(jìn)行板級(jí)驗(yàn)證。圖2.2-27 下載bit文件將SW15上撥，之后撥動(dòng)最右端的兩個(gè)撥碼開關(guān)SW1和SW0，觀察LE

14、D燈LD0的明亮情況，查看開關(guān)與燈組成的邏輯是否實(shí)現(xiàn)了一個(gè)與門的功能。3. LAB1實(shí)驗(yàn)報(bào)告要求實(shí)驗(yàn)報(bào)告(一)：熟悉實(shí)驗(yàn)板1.實(shí)驗(yàn)?zāi)康模?.實(shí)驗(yàn)內(nèi)容a.實(shí)驗(yàn)板的使用注意；b.閱讀實(shí)驗(yàn)板的用戶手冊，回答下列問題：實(shí)驗(yàn)板正放，撥碼開關(guān)從左到右的編號(hào)分別是什么，對應(yīng)連接的FPGA引腳號(hào)是多少？實(shí)驗(yàn)板正放，LED燈從左到右的編號(hào)分別是什么，對應(yīng)連接的FPGA引腳號(hào)是多少？實(shí)驗(yàn)板外部的時(shí)鐘產(chǎn)生器，即晶體振蕩器產(chǎn)生的時(shí)鐘周期是多少Hz，對應(yīng)的FPGA芯片引腳是多少？實(shí)驗(yàn)報(bào)告(二)：熟悉開發(fā)環(huán)境1.實(shí)驗(yàn)?zāi)康模?.實(shí)驗(yàn)內(nèi)容操作步驟，怎么樣開始輸入設(shè)計(jì)到在FPGA上運(yùn)行？LAB2 組合邏輯電路1. 基本邏輯門電

15、路實(shí)驗(yàn)名稱：基本邏輯門電路的原理圖建模實(shí)驗(yàn)?zāi)康模涸贔PGA上實(shí)現(xiàn)基本邏輯門電路，并通過實(shí)驗(yàn)板上的撥碼開關(guān)與LED燈驗(yàn)證這些基本邏輯門電路的功能，深化對基本門電路的理解。實(shí)驗(yàn)平臺(tái)：Digilent Basys3實(shí)驗(yàn)板、Xilinx Vivado開發(fā)套件。實(shí)驗(yàn)板資源：撥碼開關(guān)3個(gè)、LED燈4盞、FPGA芯片一片。實(shí)驗(yàn)?zāi)K：74LS00、74LS02、74LS08、74LS32。實(shí)驗(yàn)原理：74LS00：該模塊集成4個(gè)2輸入的與非門(nand)，ai和bi為一對輸入，對應(yīng)輸出yi，其中i從1取到4。例如，a1和b1通過一個(gè)與非門輸出到y(tǒng)1。74LS02：該模塊集成4個(gè)2輸入的或非門(nor)，ai和b

16、i為一對輸入，對應(yīng)輸出yi，其中i從1取到4。例如，a1和b1通過一個(gè)或非門輸出到y(tǒng)1。74LS08：該模塊集成4個(gè)2輸入與門(and)，ai和bi為一對輸入，對應(yīng)輸出yi，其中i從1取到4。例如，a1和b1通過一個(gè)與門輸出到y(tǒng)1。74LS32：該模塊集成4個(gè)2輸入或門(or)，ai和bi為一對輸入，對應(yīng)輸出yi，其中i從1取到4。例如，a1和b1通過一個(gè)或門輸出到y(tǒng)1。本次實(shí)驗(yàn)的實(shí)驗(yàn)原理圖如下：FPGA芯片內(nèi)部SW1SW0V16V17V19U19E19U16LD3LD2LD1LD0圖2-1 原理圖在FPGA中生成以上數(shù)字電路，并將輸入a、b與撥碼開關(guān)對應(yīng)的兩個(gè)引腳關(guān)聯(lián)。四個(gè)輸出nand_o、

17、and_o、nor_o以及or_o分別于LED燈對應(yīng)的四個(gè)引腳關(guān)聯(lián)。實(shí)驗(yàn)步驟：1.在Vivado上建立工程，工程名為basic_gate，指定器件；2.在工程basic_gate中加載74LSXX系列的IP核；3.創(chuàng)建原理圖，在原理圖中添加必要的74LSXX系列的器件，設(shè)置輸入輸出端口，連線；4.對原理圖設(shè)計(jì)進(jìn)行輸出，打包并且添加引腳約束，綜合，實(shí)現(xiàn)，生成Bit流。下載到實(shí)驗(yàn)板，觀察實(shí)驗(yàn)結(jié)果。參考的原理圖設(shè)計(jì)：圖2-1 原理圖參考實(shí)驗(yàn)結(jié)果：1.列出2輸入與門、與非門、或門以及或非門的真值表；2.分別記錄下?lián)艽a開關(guān)開斷情況與LED亮燈情況的關(guān)系：表2-1 記錄表SW1SW0LD3LD2LD1LD

18、0LD3LD0分別與SW1、SW0構(gòu)成怎樣的邏輯關(guān)系，是否滿足設(shè)計(jì)？3.查閱資料，描述以下器件的結(jié)構(gòu)和實(shí)現(xiàn)的功能(選擇3個(gè)描述)：74LS04、74LS10、74LS11、74LS20、74LS21、74LS27、74LS30、74LS862. 組合邏輯電路的設(shè)計(jì)實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一個(gè)電子表決器：主裁1名，副裁3名，規(guī)定當(dāng)主裁通過時(shí)，副裁中至少有一人通過則參賽者考核通過；主裁不予通過時(shí)，副裁中至少有兩人通過參賽者才能通過考核。裁判通過為邏輯1，不通過為邏輯0，考核通過為1，考核未通過為0。盡量使用同一種邏輯門電路完成設(shè)計(jì)。實(shí)驗(yàn)要求：1.列寫真值表，化簡，并得出最簡表達(dá)式；2.從最簡表達(dá)式出發(fā)，對表

19、達(dá)式進(jìn)行必要的變式，以滿足“盡量使用同一種邏輯門電路”的要求(可選)；3.畫出邏輯圖；4.選擇合適的74LSXX系列的器件，在Vivado上通過原理圖方法輸入設(shè)計(jì)，裁判用撥碼開關(guān)代替，主裁判為SW3，其余三名副裁判為SW2-SW0?？己送ㄟ^與否用LED燈LD0的亮滅來表示，自選撥碼開關(guān)和LED燈的，需在實(shí)驗(yàn)報(bào)告中說明并給出自定義的引腳對應(yīng)。將設(shè)計(jì)下載到實(shí)驗(yàn)板進(jìn)行驗(yàn)證，并給出使用說明：引腳對應(yīng)：表2-2 記錄表主裁判副裁判1副裁判2副裁判3是否通過對應(yīng)的開關(guān)編號(hào)/LED燈編號(hào)對應(yīng)的FPGA引腳號(hào) 記錄下?lián)艽a開關(guān)開斷情況和對應(yīng)LED燈亮滅情況，制作成表格。LAB3 時(shí)序邏輯電路一、基本實(shí)驗(yàn) 實(shí)驗(yàn)名

20、稱：帶置位復(fù)位的D觸發(fā)器模塊的驗(yàn)證實(shí)驗(yàn)?zāi)康模菏煜е梦粡?fù)位的D觸發(fā)器的工作原理實(shí)驗(yàn)平臺(tái)：Digilent Basys3實(shí)驗(yàn)板、Xilinx Vivado開發(fā)套件實(shí)驗(yàn)板資源：撥碼開關(guān) 3個(gè)、LED燈 2盞、晶體振蕩器實(shí)驗(yàn)?zāi)K：clk_div模塊、74LS74模塊實(shí)驗(yàn)原理：74LS74模塊內(nèi)部包含了兩個(gè)帶復(fù)位置位的D觸發(fā)器，內(nèi)部結(jié)構(gòu)如圖：圖3-1 D觸發(fā)器示意圖其中PR為置位端，clr為復(fù)位端，D為數(shù)據(jù)輸入端，Q為輸出端，clk為時(shí)鐘輸入。clk_div為分頻模塊，作用是將實(shí)驗(yàn)板上的100MHz的時(shí)鐘轉(zhuǎn)換為1Hz的時(shí)鐘，輸出的時(shí)鐘接入觸發(fā)器的時(shí)鐘端。實(shí)驗(yàn)步驟：1.在Vivado上建立工程，指定器件；2.在工程中加載74LSXX系列以及clk_div的IP核；3.創(chuàng)建原理圖，在原理圖中添加必要的器件模塊，設(shè)置輸入輸出端口，連線；4.對原理圖設(shè)計(jì)進(jìn)行輸出，打包并且添加引腳約束，其中pr,clr,d與撥碼開關(guān)連接，輸出Q與Q非與LED燈連接，時(shí)鐘信號(hào)對應(yīng)的FPGA引腳為w5，綜合，實(shí)現(xiàn)，生成Bit流，下載到實(shí)驗(yàn)板，觀察實(shí)驗(yàn)結(jié)果。參考的原理圖設(shè)計(jì)：圖3-26 原理圖參考實(shí)驗(yàn)結(jié)果：1. 觸發(fā)器電路的輸入輸出端口與FPGA芯片引腳的對應(yīng)：表3-1 記錄表setresetD1q1q1_n開關(guān)/LE