電子設(shè)計(jì)自動(dòng)化綜合PPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1電子設(shè)計(jì)自動(dòng)化綜合電子設(shè)計(jì)自動(dòng)化綜合2第1頁/共75頁3. Top-down設(shè)計(jì)流程 行 為 描 述高層次綜合RTL 描 述 邏 輯 綜 合網(wǎng) 表、邏輯圖布 局 布 線版 圖 數(shù) 據(jù)ASICICFPGA第2頁/共75頁4第3頁/共75頁5第4頁/共75頁6BehavioralStructure arithmetic RTL Data flowPhysicalDesign Synthesis 邏輯綜合High level Synthesis第5頁/共75頁7 例1. 不同RTL描述得到同一種電路結(jié)構(gòu) : 數(shù)1電路 architecture ALGORITHMIC of ONE_CNT i

2、sbegin process(A)veriable NUM : INTERGER range 0 to 3; beginNUM :=0; for I in 0 to 2 loop; if A(I)=1 then NUN:=NUM+1; end if; end loop; C1 C0case NUM is when 0 = C C C C =“11” ;end case; end process;end ALGORITHMIC ; 算法描述真值表- Truth Table:-|A2 A1 A0 | C1 C0 |- |0 0 0 | 0 0 |- |0 0 1 | 0 1 |- |0 1 0 |

3、 0 1 |- |0 1 1 | 1 0 |- |1 0 0 | 0 1 |- |1 0 1 | 1 0 |- |1 1 0 | 1 0 |- |1 1 1 | 1 1 |-第6頁/共75頁8數(shù)據(jù)流模型結(jié)構(gòu)化設(shè)計(jì)層次architecture DATA_FLOW of ONES_CNT is being C1=(A(1) and A(0) ) or (A(2) and A(0) or (A(2) and A(1) C0=(A(2) and not A(1) and not A(0) or(not A(2) and not A(1) and not A(0) or (A(2) and A(1) a

4、nd A(0) or (not A(2) and not A(1) and A(0); end DATA_FLOW;architecture MACRO of ONE_CNT is being C(1)=MAJ3(A); C(0) C C C C null; end case; end process;end MUX; （C）MUX MUX結(jié)構(gòu)第8頁/共75頁10 C1=(A(1) and A(0) ) or (A(2) and A(0) or (A(2) and A(1) C0=(A(2) and not A(1) and not A(0) or(not A(2) and A(1) and

5、not A(0) or (A(2) and A(1) and A(0) or (not A(2) and not A(1) and A(0); C1=(A1A0 ) + (A2A0) + (A2A1) C0yLatchclkaPROCESS(clk,a)PROCESS(clk,a)第31頁/共75頁33ClkAb YClkAb YClkClkClk Y第32頁/共75頁34clkabyLatch第33頁/共75頁35第34頁/共75頁36第35頁/共75頁37 clkDQQD第36頁/共75頁38第37頁/共75頁39組合邏輯電路記憶元件輸入in輸出out次態(tài)next當(dāng)前狀態(tài)state第38頁

6、/共75頁40串并轉(zhuǎn)換器 框圖時(shí)鐘后沿觸發(fā); R :同步復(fù)位信號(hào);A :下一拍輸入D有效;收集D串行數(shù)據(jù)4位,并行輸出在Z上;DONE與Z輸出在同一周期,提示目標(biāo)器件數(shù)據(jù)在Z上;同時(shí)A下一脈沖到來,指示新數(shù)據(jù)將在下一時(shí)鐘周期到達(dá)D;否則器件在送完并行數(shù)據(jù)以后,進(jìn)入復(fù)位狀態(tài),等待新數(shù)據(jù)到來.規(guī)范第39頁/共75頁41時(shí)序圖狀態(tài)優(yōu)化第40頁/共75頁42時(shí)序機(jī)狀態(tài)圖第41頁/共75頁43狀態(tài)表1.用枚舉類型來表示狀態(tài)2.將狀態(tài)表編碼3.建模第42頁/共75頁44第43頁/共75頁45第44頁/共75頁46控制電路和數(shù)據(jù)單元控制電路 第45頁/共75頁47Y1X1 X1 X2 X2第46頁/共75頁

7、48X1 X2X3Y1Y2Y3 0 0 0，0 0 1 0 0 1，0 0 1 0 1 0，X 0 1 0 1 1，X 0 1 1 0 0，1 1 0 1 0 1，0 1 0 T=第47頁/共75頁49 0 0 0，0 0 1 0 0 1，0 0 1 0 1 0，X 0 1 0 1 1，X 0 1 1 0 0，1 1 0 1 0 1，0 1 0T=0 0 X，0 0 10 1 X，X 0 11 0 0，1 1 01 0 1，0 1 0T=X2X1X3Y1Y2Y3真值表的陣列表示第48頁/共75頁50 0 1 0，1 0 0 0 1 1，1 0 0 1 1 0，1 1 1 1 1 1，1 1 1

8、 0 0 0，0 0 1 0 0 1，0 0 1 0 1 0，0 0 1CoN= 0 1 1，0 0 1 1 0 0， 1 1 0 1 0 1， 0 1 0CDC=真值表中Y為1的保留為1，其余非1位改為0真值表中Y為0的改為1，其余非0位的保留為0真值表中Y為X的改為1，其余非X位改為0第49頁/共75頁51 1 0 0 1 0 0Con= 1 0 X 0 1 0 0 X X 0 0 1（001）（100）（100）（101）（011）（000）（010）Y1Y2Y3Con的多維體表示第50頁/共75頁52 例1. 數(shù)1電路 architecture ALGORITHMIC of ONE_C

9、NT isbegin process(A)variable NUM : INTERGER range 0 to 3; beginNUM :=0; for I in 0 to 2 loop; if A(I)=1 then NUN:=NUM+1; end if; end loop; C1 C0case NUM is when 0 = C C C C =“11” ;end case; end process;end ALGORITHMIC ; 算法描述真值表- Truth Table:-|A2 A1 A0 | C1 C0 |- |0 0 0 | 0 0 |- |0 0 1 | 0 1 |- |0 1

10、 0 | 0 1 |- |0 x 1 1 | 1 0 |- |1 0 0 | 0 1 |- |1 0 x 1 | 1 0 |- |1 1 0 x | 1 0 |- |1x 1 1 | 1 1 |-第51頁/共75頁53 C1=(A(1) and A(0) ) or (A(2) and A(0) or (A(2) and A(1) C0=(A(2) and not A(1) and not A(0) or(not A(2) and A(1) and not A(0) or (A(2) and A(1) and A(0) or (not A(2) and not A(1) and A(0); C1

11、=(A2A1A0 ) + (A2 A1 A0) + (A2A1A0)+ A2A1A0 C1=( A1A0 ) + (A2 A0) + (A2A1) C1=(A2 A1A0 ) + (A2 A1 A0) + (A2A1) = A0(A2 A1+ A2 A1 )+ (A2A1) =(A0 (A2 A1)+ (A2A1) C0=(A2 A1A0)+( A2A1A0)+ (A2A1A 0)+(A2A1A0);=A0(A2 A1)+A0(A2 A1)=A0 (A2 A1) 第52頁/共75頁54G1G2G3G4X(0)X(1)X(0)X(2)X(1)X(2)A1A2A3C1C012個(gè)倒向器、 7個(gè)與非門

12、（4個(gè)3端口）、2個(gè)或非門第53頁/共75頁55（100）（011）（101）（111）（110）C1C0（001） （111） （010）00A2A0A1A0A2A1A2A1A0第54頁/共75頁56綜合后的邏輯圖Synopsys 綜合工具，LSI 10k庫，9個(gè)單元， 最長路徑4.98ns第55頁/共75頁57一位加法器第56頁/共75頁58第57頁/共75頁59第58頁/共75頁60（1）為第1成本,（2）為第2成本， 單個(gè)門成本為（3）+（5）；第59頁/共75頁61x1 x2 x3 x4 x3 x5 x6 x3 x4 x3 x5 x6Y1Y1x1x2以輸入端數(shù)算面積，以邏輯級(jí)數(shù)算速度。第60頁/共75頁62第61頁/共75頁63示例以面積為目標(biāo)（1） 69門，10.8ns第62頁/共75頁64以速度為目標(biāo)（1） 487門,4.5ns第63頁/共75頁65以面積為目標(biāo)（2）第64頁/共75頁66以速度為目標(biāo)（2）第65頁/共75頁67第66頁/共75頁684. 綜合控制流程（Synopsys DC） 基本的綜合流程 如下圖所示，它包括如下步驟： 1. 開發(fā)HDL模型 2. 啟動(dòng)DC shell界面 3. 指定相關(guān)庫 4. 讀入設(shè)計(jì) 5. 定義設(shè)計(jì)環(huán)境 6. 選擇編譯策略 7. 設(shè)置設(shè)計(jì)約束 8. 優(yōu)化 9. 分析與調(diào)試 10. 保存設(shè)計(jì)數(shù)據(jù) 第67頁/共75頁69第68