18位、800kSPSAD轉(zhuǎn)換器AD7674及其接口設(shè)計

1、18 位、 800kSPS A/D 轉(zhuǎn)換器 AD7674 及其接口設(shè)計1 概述AD7674 是 18 位、800kSPS，采樣保持電路可調(diào)負(fù)載的全差分輸入模擬數(shù)字轉(zhuǎn)換器，5V單電源供電。器件內(nèi)部包含18 位的高速 AD 轉(zhuǎn)換器、轉(zhuǎn)換時鐘、基準(zhǔn)緩沖器及錯誤校準(zhǔn)電路，并具有工作模式可調(diào)串口和并口。器件的主要特性如下： 18 位分辨率，且沒有代碼丟失； 采用采樣保持電路，沒有通道延時問題； 全差分輸入范圍： V REF（可達(dá) 5V ）； 大的數(shù)據(jù)吞吐量： 800kSPS（ Warp 模式）；666kSPS（ Normal 模式）；570kSPS（ Impulse 模式）；積分非線性誤差I(lǐng)NL ：最大

2、為 2.5LSB ；動態(tài)范圍： 103dB （當(dāng) VREF 5V ）；由 3V 或 5V 供電的并口（可工作于18 位、 16 位或 8 位模式）和串口；片內(nèi)基準(zhǔn)緩沖； 5V 單電源供電； 低功耗： 98mW800kSPS ；78mW500kSPS(Impulse模式 )；160uW1kSPS(Impulse模式 )； 48 引腳 LQFP 或 48 引腳 LFCSP 封裝； 與升級版的 AD7676/AD7678/AD7679 引腳兼容；由于 AD7674 具有出色的特性和強(qiáng)大的功能，廣泛的應(yīng)用于 CT 掃描儀、高速動態(tài)數(shù)據(jù)采集系統(tǒng)、地震檢波儀和檢漏器的傳感器、 - 復(fù)位器（低功耗、多通道）

3、 、使用儀器、光譜分析儀和醫(yī)學(xué)儀器； 同時由于此芯片具有低功耗的特性， 非常適合應(yīng)用于電池供電系統(tǒng)中。器件的功能方框圖如圖1 所示。圖 1 AD7674 功能方框圖與其它模數(shù)轉(zhuǎn)換器相比， AD7674 所具有十分突出的優(yōu)點：1、 高分辨率和大吞吐量AD7674 是具有 800kSPS、 18 位采樣保持AD 轉(zhuǎn)換器（沒有延時） 。2、 高精度AD7674 的最大積分非線性為2.5LSB ，并且沒有編碼丟失。3、 串口和并口通用并口（可工作于18 位、 16 位或 8 位的模式）和3 線的串口，且都與3V 和 5V邏輯兼容。2 封裝與引腳說明AD7674 具有兩種封裝形式：48 腳 LQFP 和

4、 48 腳 LFCSP 封裝，其封裝圖如圖2 所示。圖 248 引腳 LQFP 封裝圖表 1 AD7674 引腳簡介管腳號助記符說明1， 44AGND模擬電源地2， 47AVDD模擬電源輸入引腳3MODE0數(shù)據(jù)輸出模式選擇位，與MODE1 一起選擇輸出數(shù)據(jù)的接口模式4MODE1數(shù)據(jù)輸出模式選擇位，與MODE0 一起選擇輸出數(shù)據(jù)的接口模式0018 位接口0116 位接口10字節(jié)接口11串行接口5D0/OB/2C當(dāng) MODE=0（即 18 位接口模式時），此引腳是并行數(shù)據(jù)輸出總線的第0位，且數(shù)據(jù)碼是二進(jìn)制數(shù)原碼； 在其余模式下， 此引腳允許選擇為二進(jìn)制原碼或補(bǔ)碼。當(dāng) OB/2C 為高電平時，數(shù)字輸

5、出為二進(jìn)制原碼；當(dāng)為低電平時，最高位被取反，則二進(jìn)制的補(bǔ)碼從其內(nèi)部移位寄存器中輸出。6WARP轉(zhuǎn)換模式選擇。當(dāng)此引腳的輸入為高電平且IMPLUSE 為低電平時，則WARP 選擇最快模式， 可達(dá)到最大的數(shù)據(jù)吞吐量， 并啟動最小的轉(zhuǎn)換率用于保證高的精度。 當(dāng)此引腳為低電平時， 高精度和最小轉(zhuǎn)換濾相獨立7IMPULSE轉(zhuǎn)換模式選擇位。當(dāng)此引腳的輸入為高電平且WARP 為低電平時，IMPULSE 選擇省電模式，在此模式下，耗電量幾乎正比于采樣率。當(dāng)WARP 和 IMPULSE 都為低電平時，則選擇正常模式。8D1/A0當(dāng) MODE=0 （即 18 位接口模式時） ，此引腳是并行輸出數(shù)據(jù)總線的第一位。在

6、其他模式中，此引腳控制著數(shù)據(jù)輸出的模式。9D2/A1當(dāng) MODE=0 或 1 時，此引腳是并行輸出數(shù)據(jù)總線的第二位。在其他模式中，此引腳控制著數(shù)據(jù)輸出的模式。10D3在除 MODE=3 之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第三位。無論在哪個模式中，此引腳都用作輸出。11，12D4/5或在除 MODE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第四位和DIVSCLK0/1第五位。13D6 或 EXT/INT在除 MODE=3之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第六位。當(dāng) MODE=3 時，此引腳的輸入作為數(shù)字選擇輸入用于選擇內(nèi)部數(shù)據(jù)時鐘和外部數(shù)據(jù)時鐘。當(dāng)EXT/INT 為低電平時，內(nèi)部時

7、鐘選擇SCLK 輸出；當(dāng) EXT/INT 杯被置為邏輯高電平時，則數(shù)據(jù)輸出與外部時鐘信號（從 SCLK 引腳輸入）同步14D7/INVSCLK在除 MODE=3 之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第七位。當(dāng) MODE=3 時，此引腳的輸入被用來選擇SYNC 信號的激活狀態(tài)。當(dāng)此引腳為低電平時， SYNC 的激活狀態(tài)為高電平； 而為高電平時， SYNC的激活狀態(tài)為低電平。15D8/INVSCLK在除 MODE=3 之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第八位當(dāng) MODE=3 時，此引腳輸入的信號用于將SCLK 信號反轉(zhuǎn)，無論在主機(jī)還是從機(jī)模式，此引腳都處于激活狀態(tài)16D9/RDC/SDI

8、N在除 MODE=3 之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第九位當(dāng) MODE=3 時，此引腳的輸入根據(jù) EXT/INT 的不同而用于外部數(shù)據(jù)選擇輸入或讀模式選擇輸入。當(dāng)EXT/INT為高電平時， RDC/SDIN 被用于將單個 SDOUT 線上的兩個或多個 ADC 的結(jié)果輸入到鏈路中。在讀時序開始后經(jīng)過 18 個 SCLK周期的延時， SDIN 上的數(shù)字?jǐn)?shù)據(jù)將通過SDOUT 輸出；當(dāng) EXT/INT 是低電平時， RDC/SDIN 用來選擇讀模式。當(dāng) RDC/SDIN 為高電平時， 在轉(zhuǎn)換期間數(shù)據(jù)就可從 SDOUT 上輸出。當(dāng)RDC/SDIN 為低電平時， 只有當(dāng)轉(zhuǎn)換結(jié)束時數(shù)據(jù)才可以從SD

9、OUT 上輸出17OGND輸入輸出接口的數(shù)字電源地18OVDD輸出接口的數(shù)字電源19DVDD數(shù)字電源20DGND數(shù)字電源地21D10/SDOUT在除 MODE=3 之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第十位。當(dāng) MODE=3 時，此引腳的輸入用于串行數(shù)據(jù)輸出，且與SCLK 同步，轉(zhuǎn)換結(jié)果存于片內(nèi)寄存器中。AD7674 由內(nèi)部寄存器中向外傳輸轉(zhuǎn)換結(jié)果，以高位在前的方式傳輸。數(shù)據(jù)格式由OB/2C 的邏輯電平?jīng)Q定。在串口模式中， 當(dāng) EXT/INT 為低電平時， SDOUT 在 SCLK 的上下沿都有效；而當(dāng) EXT/INT 是高電平且 INVSCLK是低電平時，SDOUT 在 SCLK的上升沿

10、被更新， 而在下降沿被激活； 如果 INVSCLK 是高電平，SDOUT在 SCLK 的上升沿被更新，而在下一個上升沿被激活。22D11/SCLK在除 MODE=3 之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第十一位。當(dāng) MODE=3 時，此引腳的輸入是串行數(shù)據(jù)的時鐘輸入或輸出，這取決于 EXT/INT 引腳的邏輯電平。當(dāng)數(shù)據(jù)SDOUT 被更新時下降沿由INVSCLK 引腳的邏輯電平?jīng)Q定。23D12/SYNC在除 MODE=3 之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第十二位。當(dāng) MODE=3 時，此引腳的輸出用于數(shù)字輸出，且與內(nèi)部數(shù)據(jù)時鐘同步（ EXT/INT 為邏輯低電平） 。當(dāng)讀時序被啟動

11、并且 INVSYNC 是低電平時，SYNC 被置為高電平， 并且在 SDOUT 輸出有效時一直保持高電平；當(dāng)讀時序被啟動并且 INVSYNC 是高電平時， SYNC 被置為低電平， 并且在 SDOUT 輸出有效時一直保持低電平；24D13/RDERROR在除 MODE=3 之外的模式中，此引腳是并行輸出數(shù)據(jù)總線的第十二位。當(dāng) MODE=3 且 EXT/INT 為高電平時，此引腳的輸出作為讀錯誤標(biāo)志。在從機(jī)模式中， 當(dāng)讀操作被啟動且還未完成時， 如果此時轉(zhuǎn)換完成， 則當(dāng)前數(shù)據(jù)將丟失，并且 RDERROR 被置為高電平。25-28D14-D17這四位引腳是并行輸出數(shù)據(jù)總線的第十四位到第十七位。在任

12、何接口模式中這些引腳是輸出引腳29BUSYBUSY 位的輸出。 當(dāng)此位變?yōu)楦唠娖綍r轉(zhuǎn)換開始， 直到轉(zhuǎn)換結(jié)束一直保持高電平， 且數(shù)據(jù)被送到內(nèi)部移位寄存器中。BUSY 的上升沿可用來作為數(shù)據(jù)準(zhǔn)備好的時鐘信號。30DGND必須與數(shù)字地相連31RD讀數(shù)據(jù)位。當(dāng) CS 和 RD 均為低電平時并口或串口總線被使能32CS片選端。當(dāng) CS 和 RD 均為低電平時并口或串口總線被使能，CS 也被用于外部時鐘的門信號33RESET復(fù)位輸入引腳。當(dāng)此引腳被置為邏輯高電平時，AD7674 被復(fù)位。如果此引腳未被使用，則必須與DGND 相連34PD掉電輸入引腳。 當(dāng)此引腳被置為邏輯高電平時， 進(jìn)入掉電模式， 且在當(dāng)前

13、轉(zhuǎn)換完成后轉(zhuǎn)換將被禁止。35CNVST轉(zhuǎn)換開啟端。 CNVST 的上升沿將內(nèi)部的采樣保持電路置于保持狀態(tài)，并開啟轉(zhuǎn)換。在脈沖模式中， 如果 CNVST 是低電平且轉(zhuǎn)換相位完成時，內(nèi)部的保持采樣電路將被置于保持狀態(tài)，轉(zhuǎn)換立即被開啟。36AGND模擬地37REF基準(zhǔn)點壓輸入和內(nèi)部基準(zhǔn)緩沖輸出端。當(dāng)內(nèi)部基準(zhǔn)緩沖未使用時，則REF 引腳接外部基準(zhǔn)。38REFGND基準(zhǔn)輸入的模擬地39IN-模擬差分輸入的負(fù)端40-42， 455NC未使用43IN+模擬差分輸入的正端46REFBUFIN點壓基準(zhǔn)緩沖的輸入端。 內(nèi)部基準(zhǔn)緩沖有一個固定的門限值。當(dāng)電壓是2.5V 時輸出為 4.096V48PDBUF基準(zhǔn)緩沖選

14、擇端。當(dāng)此引腳為低電平時，緩沖被選擇；當(dāng)為高電平時，基準(zhǔn)被關(guān)閉。3 內(nèi)部結(jié)構(gòu)及功能3.1 內(nèi)部結(jié)構(gòu)AD7674 是高速、低功耗、單電源供電、高精度的18 位 AD 轉(zhuǎn)換器，它采用逐次逼近結(jié)構(gòu)。由于逐次逼近結(jié)構(gòu)的多路技術(shù)和低功耗，使此器件比一般- AD轉(zhuǎn)換器的性能更優(yōu)越；而且芯片內(nèi)部還集成了跟蹤保持電路，逐次漸進(jìn)的結(jié)構(gòu)使其沒有任何通道延時，這些特征使此器件廣泛的應(yīng)用于多通道系統(tǒng)中。AD7674 根據(jù)應(yīng)用的需要可以配置成不同的模式來達(dá)到最優(yōu)的效果，在WARP 模式中，其速度可達(dá)800kSPS。 AD7674 由 5V 單電源供電，此器件采用48 引腳的 LQFP 和 48 引腳的 LFCSP 封裝

15、，這種封裝可以節(jié)約空間，并且與AD7676 、AD7678 和 AD7679 的引腳相兼容。3.2 AD 轉(zhuǎn)換的工作過程AD7674 是基于可調(diào)負(fù)載的DA 轉(zhuǎn)換器的逐次漸進(jìn)型AD 轉(zhuǎn)換器。圖3 所示為 AD 轉(zhuǎn)換器的簡易圖。容性 DAC 由兩個相同的電容陣列組成，這兩個電容陣列分別與比較器的兩個各輸入端相連。圖 3AD 轉(zhuǎn)換簡單示意圖在數(shù)據(jù)采集階段，與比較器輸入端相連的陣列通過開關(guān)SW+ 和 SW-與 AGND 相連。所有獨立的開關(guān)都與模擬輸入端相連，這樣以來， 此電容陣列被用作采樣電容，并從 IN+ 和 IN-的輸入端得到模擬信號。當(dāng)數(shù)據(jù)采集完成后，CNVST 的輸入變?yōu)榈碗娖?，此時轉(zhuǎn)換狀態(tài)

16、被啟動。當(dāng)轉(zhuǎn)換開始后，首先SW+ 和 SW-打開，然后兩個電容陣列與輸入斷開，并與REFGND 的輸入相連。 IN+ 和 IN- 的差分輸入使比較器變得不平衡了， 將電容陣列在 REFGND和 REF 之間轉(zhuǎn)換，使比較器的輸出以一定的值變化（V REF/2、 V REF/4、 V REF/262144）。由控制邏輯來控制這些開關(guān)，并從高位開始， 這樣比較器就達(dá)到了平衡狀態(tài)。在完成這個過程之后，控制邏輯將產(chǎn)生 AD轉(zhuǎn)換代碼的輸出，并將BUSY 線的輸出置為低電平。3.3 AD 轉(zhuǎn)換的工作模式AD7674 具有三種工作模式： Warp 模式、 Normal 模式和 Impulse 模式，不同的模式

17、適用于不同的場合。在 WARP 模式中， AD 轉(zhuǎn)換速度可達(dá)800kSPS。然而，在此模式中只有當(dāng)轉(zhuǎn)換間隔不超過 1ms 時，才能保證轉(zhuǎn)換精度。如果轉(zhuǎn)換間隔超過1ms，則前一次的轉(zhuǎn)換結(jié)果將被丟失。AD7674 的此模式適用于采樣率高的場合。Normal 模式是對于轉(zhuǎn)換間隔沒有任何要求的最快的轉(zhuǎn)換模式，可達(dá)666kSPS。此模式適用于異步系統(tǒng)中，如數(shù)據(jù)采集系統(tǒng)，此系統(tǒng)對速度和精度都有很高的要求。脈沖模式，是最省電的模式，此模式最大的數(shù)據(jù)吞吐量為570kSPS。例如，如果此器件的轉(zhuǎn)換速度為 1kSPS 時，耗電量僅有 136uW 。此模式的低功耗特性使 AD7674 適用于電池供電系統(tǒng)中。4 AD

18、7674在高速采集系統(tǒng)中的應(yīng)用圖 4 為 AD7674 在高速采集系統(tǒng)中的電路，此電路包括電壓基準(zhǔn)輸入的設(shè)計、模擬電壓輸入部分的設(shè)計、 模擬和數(shù)字電源供電的設(shè)計及接口電路的設(shè)計。下面將分別敘述采用這種電路的原理和依據(jù)。圖 4AD7674 在高速采集系統(tǒng)中應(yīng)用電路圖4.1 模擬信號輸入部分圖 5 為 AD7674 一個簡單的模擬輸入電路。 圖中的二極管用來保護(hù)輸入引腳所帶來的靜電。必須注意輸入值一定不能超過所允許的最大輸入范圍， 這些二極管可承受的最大前置電流為 120mA 。圖 5AD7674 簡單的模擬輸入電路在模擬信號采集階段，AD7674 的功能類似一個單極的RC 濾波器，由R+、 R-

19、和 Cs 組成， R+和 R- 的值均為102。 Cs 的值為 60pF，構(gòu)成 AD 轉(zhuǎn)換器的采樣電容。在26MHz 頻率的 -3dB 處的單極濾波器可以消除來自輸入端的噪聲和不希望有的干擾。由于AD7674的輸入阻抗比較大，因此此芯片可以由無增益誤差且阻抗低的器件來驅(qū)動。這樣就允許用戶在放大器輸出端和ADC 的模擬輸入端連接一個單極RC 濾波器（如圖4 所示），用來提高 AD7674 模擬輸入端抗干擾能力。然而，阻抗的值也不能過大，因為它影響著模擬電流的性能， 尤其是對總諧波失真 （ THD ）有很大影響。 最大阻抗值取決于所能承受的最大值，而 THD 又隨著阻抗源和最大輸入頻率的變化而變化

20、。THD盡管 AD7674 容易驅(qū)動，但是驅(qū)動放大器的選擇必須符合以下要求：1、在采用 18 位模式時，驅(qū)動放大器和AD7674 的模擬輸入電路必須同時滿足電容陣列的全量程步進(jìn)值。 而在放大器的數(shù)據(jù)手冊中0.1% 或 0.01%是通?？梢姷?， 這樣可以將18 位模式時的補(bǔ)償時間和驅(qū)動器優(yōu)先選擇區(qū)分開。而放大器 AD8021 具有低噪聲和高增益帶寬的特性，符合補(bǔ)償時間的要求。2、驅(qū)動放大器所產(chǎn)生的噪聲必須保持盡可能的低，以提高AD7674 的信噪比和降低轉(zhuǎn)換噪聲。驅(qū)動放大器產(chǎn)生的噪聲由AD7674 模擬輸入的單極濾波器（由R+、R- 和 Cs 組成）濾除。信噪比（ SNR）隨放大器的變化公式為：

21、SNR LOSS 20log(25)625 f -3dB ( NeN ) 2其中， f -3dB 是 AD7674 輸入帶寬的 -3dB 倍或輸入濾波器的截止頻率，單位是MHz ；N 是放大器的噪聲因數(shù)；eN 是放大器輸入電壓的等效噪聲，單位nV/Hz ；例如， AD8021 的等效輸入噪聲為2nV/Hz ，而噪聲增益為 +1，此時 SNR 降低了 0.34dB（如圖 4 所示）。如果沒有 AD8021 ，則 SNR 將降低 1.8dB。3、驅(qū)動器的總諧波失真 THD 性能必須滿足器件AD7674 的要求AD8021 滿足上述的這些要求，而AD8021 需要一個 10pF 的補(bǔ)償電容，此補(bǔ)償電

22、容應(yīng)選用 NPO 陶瓷或云母電容。4.2 基準(zhǔn)電壓無論是否有內(nèi)部基準(zhǔn)緩沖，AD7674 都可以采用外部電壓基準(zhǔn)。當(dāng)多個ADC共用一個基準(zhǔn)電壓時，推薦使用內(nèi)部基準(zhǔn)緩沖。然而，使用外部基準(zhǔn)電壓具有以下優(yōu)點：1、 采用外部基準(zhǔn)電壓（接近于5V ）比典型的4.096V到的信噪比高、動態(tài)范圍寬（可達(dá)到1.7dB ）。基準(zhǔn)（當(dāng)采用內(nèi)部基準(zhǔn)緩沖時）所得2、 當(dāng)關(guān)閉內(nèi)部基準(zhǔn)緩沖時（PDBUF ），可以節(jié)電。當(dāng)采用內(nèi)部基準(zhǔn)緩沖時，PDBUF應(yīng)該為低電平。當(dāng)從REFBUFIN 輸入 2.5V 的基準(zhǔn)電壓時，可以REF 腳得到 4.096V 的基準(zhǔn)電壓。無論是采用外部基準(zhǔn)還是內(nèi)部基準(zhǔn)，基準(zhǔn)輸入端REF 都有一個動態(tài)

23、阻抗范圍，因此就需要在 REF 和 REFGND 之間進(jìn)行退耦處理， 即在 REF 和 REFGND 之間連接一個 ESR47uF 的鉭電容，以達(dá)到最小的寄生電感。4.3 電源供電AD7674 具有三個電源引腳：模擬電源5V （ AVDD ），數(shù)字電源（ DVDD ）和數(shù)字接口輸出電源（ OVDD ）。OVDD定義為邏輯輸出電源，工作在2.7V 到 DVDD 0.3V 之間。為了減少供電源的數(shù)目，數(shù)字電源可以通過一個簡單的RC 濾波器從模擬電源得到，如圖 4 所示。當(dāng) OVDD 不高于 DVDD0.3V時， AD7674 的 OVDD 時相對獨立供電的。另外，OVDD對電壓的變化不敏感，它具有

24、寬的頻率范圍，如圖6 所示。圖 6PSRR 和頻率關(guān)系圖4.4 AD 轉(zhuǎn)換控制圖 7 所示為 AD 轉(zhuǎn)換過程時序圖。CNVST 信號控制 AD7674 轉(zhuǎn)換的開始， 一旦轉(zhuǎn)換開始就不能被放棄或重新開始，直到轉(zhuǎn)換完成。而CNVST 信號與 CS 和 RD 互不干擾。圖 7AD 轉(zhuǎn)換時序NSVT 信號是數(shù)字信號，要求有良好的邊緣特性。而SNR 是一個臨界值，CNVST 信號要求有很小的抖動，可采用一個專門的振蕩器來產(chǎn)生CNVST 信號，或者采用高頻率低抖動的時鐘來產(chǎn)生，如圖4 所示。在 Impulse 模式中， 可以自動開啟轉(zhuǎn)換。當(dāng) BUSY 信號變?yōu)榈碗娖蕉鳦NVST 信號保持低電平時， AD7

25、674 控制數(shù)據(jù)采集階段，并自動啟動一個新的轉(zhuǎn)換。當(dāng)CNVST 一直保持低電平時， AD7674 將自動保持轉(zhuǎn)換過程。值得注意的是，當(dāng)BUSY 信號變?yōu)榈碗娖綍r，模擬信號被輸入。 同樣，當(dāng)上電時，CNVST 被置為低電平以開啟轉(zhuǎn)換過程。在Impulse模式中，AD7674的轉(zhuǎn)換速度將比570kSPS 高，而這個特征在Warp 和Normal模式中所沒有的。4.5 數(shù)字接口設(shè)計AD7674 具有一個通用的數(shù)字接口，它可由串口或并口配置為主機(jī)模式。將入引腳和主機(jī)的數(shù)字接口相連，AD7674 的數(shù)字接口就可以提供3V 和 5VOVDD 輸?shù)倪壿嬰娫?。?8 位接口模式以外的其他模式中，向OB/ 2C

26、引腳輸入的可以是直接二進(jìn)制或二進(jìn)制的補(bǔ)碼。CS和 RD 信號控制著數(shù)字接口，當(dāng)這兩個信號中有一個是高電平時，接口都會處于高阻狀態(tài)。通常在多芯片系統(tǒng)中，CS用作片選信號， 而在單芯片系統(tǒng)中CS一般為低電平。 RD信號用來控制轉(zhuǎn)換結(jié)果在數(shù)據(jù)總線傳輸。1、并口AD7674 的并口總線寬度可配置為18 位、 16 位或 8 位。數(shù)據(jù)既可以在每次轉(zhuǎn)換完成后讀出，也可在下一次轉(zhuǎn)換過程中讀出，讀數(shù)據(jù)時序分別如圖 8、9 所示。然而在轉(zhuǎn)換過程讀數(shù)據(jù)模式中， 推薦在前半轉(zhuǎn)換周期讀數(shù)據(jù)， 這樣可以避免數(shù)字接口和模擬轉(zhuǎn)換電路之間潛在的數(shù)據(jù)沖突。圖 8從機(jī)讀并行數(shù)據(jù)時序（在轉(zhuǎn)換結(jié)束后讀數(shù)據(jù)）圖 9從機(jī)讀并行數(shù)據(jù)時序（

27、在轉(zhuǎn)換過程中讀數(shù)據(jù)）2、串口當(dāng) MODE0 和 MODE1 都為 1 時， AD7674 將被配置成串口， 18 位數(shù)據(jù)從 SDOUT 引腳以高位在前的形式輸出，且與 SCLK 引腳所提供時鐘的 18 個脈沖同步，輸出數(shù)據(jù)時鐘在上升沿和下降沿都有效。3、主機(jī)串口當(dāng) EXT/ INT 引腳為低電平時，AD7674 內(nèi)部產(chǎn)生并提供串口數(shù)據(jù)時鐘SCLK 。當(dāng)串口數(shù)據(jù)有效時， AD7674 還產(chǎn)生 SYNC 信號給主機(jī)。如果需要，串口時鐘信號SCLK 和 SYNC信號可以置反。 RDC/SDIN 引腳的輸入決定著， 是在轉(zhuǎn)化結(jié)束后讀數(shù)還是在轉(zhuǎn)換過程中讀數(shù)。圖 10 和 11 所示為這兩種模式的時序。通

28、常，由于 AD7674 具有大的數(shù)據(jù)吞吐量， 因此串口采用在轉(zhuǎn)換過程中主機(jī)讀數(shù)據(jù)模式。圖 10主機(jī)串口讀數(shù)時序（轉(zhuǎn)換結(jié)束后讀數(shù)）圖 11主機(jī)串口讀數(shù)時序（在轉(zhuǎn)換過程讀數(shù)）4、從機(jī)串口當(dāng) EXT/ INT 引腳是高電平時， AD7674 的串口時鐘采用由SCLK 引腳輸入的外部時鐘。在這個模式中，CS是外部時鐘的門信號，當(dāng)CS 和 RD 信號都為低電平時，數(shù)據(jù)既可在一次轉(zhuǎn)換結(jié)束后被讀取， 也可以在轉(zhuǎn)換過程中讀取。 外部時鐘既可以是連續(xù)的時鐘， 也可以是非連續(xù)的時鐘。圖 12 和 13 所示為這兩種模式的時序圖。圖 12從機(jī)串口讀書時序（轉(zhuǎn)換結(jié)束后讀數(shù)）圖 13從機(jī)串口讀數(shù)時序（在轉(zhuǎn)換過程中讀數(shù)）

29、當(dāng) AD7674 處理位結(jié)果時， 重要的是數(shù)字輸出輸入引腳不能發(fā)生電壓瞬變，這對第二個半轉(zhuǎn)換狀態(tài)尤其重要，因為 AD7674 的錯誤糾正電路可以糾正第一個半轉(zhuǎn)換狀態(tài)中不正確的位結(jié)果。鑒于上述原因，推薦使用外部時鐘，且是非連續(xù)時鐘，更重要的是在BUSY 的后半個高電平不會發(fā)生轉(zhuǎn)換。5、轉(zhuǎn)換結(jié)束后外部非連續(xù)的讀數(shù)時鐘盡管在串口從機(jī)模式中不能達(dá)到最大的數(shù)據(jù)吞吐量，但是仍然推薦使用此模式。圖14所示為此模式的時序圖。當(dāng)一次轉(zhuǎn)換完成后，BUSY 信號將變?yōu)榈碗娖剑?dāng)CS 和 RD 都是低電平時，轉(zhuǎn)換結(jié)果可以被讀取。數(shù)據(jù)以高位在前的形式經(jīng)過18 個脈沖時鐘傳輸完畢，在時鐘的上升沿和下降沿都有效。圖 14

30、從機(jī)讀串口數(shù)據(jù)時序圖（轉(zhuǎn)換結(jié)束后讀?。┰诖四Ｊ降谋姸鄡?yōu)點中轉(zhuǎn)換性能并沒有降低，因為在轉(zhuǎn)換過程中數(shù)字接口沒有出現(xiàn)電壓瞬變現(xiàn)象。另外，數(shù)據(jù)讀取速度可達(dá)到40MHz ，這樣即滿足了低速主機(jī)數(shù)字接口，又實現(xiàn)了高速的串口讀數(shù)。最后，只有在這個模式中才具有鏈路特性，即利用RDC/SDIN輸入引腳將多層轉(zhuǎn)換通道連接起來。這一特性能很好的減少器件和連線的數(shù)量。6、在轉(zhuǎn)換過程中采用外部時鐘讀取數(shù)據(jù)圖 15 所示為此模式的時序圖。在一個轉(zhuǎn)換過程中，當(dāng)CS 和 RD 都為低電平時，可以讀取前一次的轉(zhuǎn)換結(jié)果。數(shù)據(jù)以高位在前的方式經(jīng)過18 個時鐘脈沖傳輸完畢，期間時鐘的上下沿都有效， 在當(dāng)前轉(zhuǎn)換完成之前數(shù)據(jù)必須傳輸完畢

31、；否則，RDERROR 將被置為高電平，且會中斷讀取上一次轉(zhuǎn)換結(jié)果的操作。在此模式中沒有鏈路特性，因此RDC/SDIN的輸入應(yīng)經(jīng)常保持低電平或高電平。圖 15 從機(jī)讀串口數(shù)據(jù)時序（在轉(zhuǎn)換過程讀前一次的轉(zhuǎn)換結(jié)果）為了減少轉(zhuǎn)換性能的下降， 強(qiáng)烈推薦使用一個快速非連續(xù)的時鐘，以保證在前半個轉(zhuǎn)換狀態(tài)將數(shù)據(jù)讀取完畢。 同時使在轉(zhuǎn)換結(jié)束后讀數(shù)據(jù)成為可能， 甚至還可以在新的轉(zhuǎn)換開始后連續(xù)讀完最后一位數(shù)據(jù)。7、 SPI 接口（ ADSP 219x）AD7674通過支持微處理器可應(yīng)用于傳統(tǒng)的直流電測量系統(tǒng)中和模擬信號處理過程中的數(shù)字信號處理接口中。AD7674 的接口可配置成為器的 I/O 口或通用串口。 多種

32、外部緩沖可用于防止來自8 位或 16 位的寬度，或者作為微處理ADC 的數(shù)字噪聲，下面將介紹 AD7674與 DSP（ ADSP 219x）的 SPI 接口配合使用的方法。圖 16 所示為AD7674與ADSP 219x的SPI 接口連接圖。為與低速的DSP 相兼容，AD7674 作為從機(jī)，規(guī)定轉(zhuǎn)換結(jié)果只能在轉(zhuǎn)換結(jié)束之后，而且此模式具有鏈路特性。內(nèi)部時鐘中斷時啟動轉(zhuǎn)換，18 位的輸出數(shù)據(jù)以3 字節(jié)的形式從SPI 口讀出。當(dāng)DSP 發(fā)生中斷且最后轉(zhuǎn)換信號完成后才可以開始讀數(shù)據(jù)。ADSP-219x 被設(shè)置成主機(jī)模式，即主機(jī)模式位MSTR1、時鐘極性位CPOL 0、時鐘相位位CPHA 1 和 SPI 中斷使能位TIMOD 00，通過向SPI 的特殊功能寄存器SPICLTx 中寫入數(shù)據(jù)來設(shè)置。值得注意的是， 必