計(jì)算機(jī)組成原理--計(jì)算機(jī)的邏輯部件

1、第二章第二章計(jì)算機(jī)中常用的邏輯部件2一、加法器不考慮進(jìn)位輸入時(shí)，兩數(shù)碼不考慮進(jìn)位輸入時(shí)，兩數(shù)碼XnXn、YnYn相加稱為相加稱為半半加器加器；若考慮低位進(jìn)位輸入；若考慮低位進(jìn)位輸入Cn-1Cn-1相加，則稱為相加，則稱為全加器全加器。全加和全加和FnFn和進(jìn)位輸出和進(jìn)位輸出CnCn的表示式分別為：的表示式分別為：Fn=XnYnCn-1+ XnYnCn-1+ XnYnCn-1+ XnYnCn-1Fn=XnYnCn-1+ XnYnCn-1+ XnYnCn-1+ XnYnCn-1CnCn= XnYnCn-1+ XnYnCn-1+ XnYnCn-1+ XnYnCn-1= XnYnCn-1+ XnYnC

2、n-1+ XnYnCn-1+ XnYnCn-13簡(jiǎn)單串行級(jí)聯(lián)的4位全加器4將將4個(gè)全加器相連可得個(gè)全加器相連可得4位加法器，但其加位加法器，但其加法時(shí)間長(zhǎng)。因?yàn)槲婚g進(jìn)位是串行傳送的，本位法時(shí)間長(zhǎng)。因?yàn)槲婚g進(jìn)位是串行傳送的，本位全加和全加和Fi必須等低位進(jìn)位必須等低位進(jìn)位Ci-1來到后才能進(jìn)行，來到后才能進(jìn)行，加法時(shí)間與位數(shù)有關(guān)。只有改變進(jìn)位逐位傳送加法時(shí)間與位數(shù)有關(guān)。只有改變進(jìn)位逐位傳送的路徑，才能提高加法器工作速度。的路徑，才能提高加法器工作速度。較好解決辦法之一是采用較好解決辦法之一是采用“超前進(jìn)位產(chǎn)生超前進(jìn)位產(chǎn)生電路電路”來同時(shí)形成各位進(jìn)位，從而實(shí)行快速加來同時(shí)形成各位進(jìn)位，從而實(shí)行快速

3、加法，稱這種加法器為法，稱這種加法器為超前進(jìn)位加法器超前進(jìn)位加法器。5并行進(jìn)位并行進(jìn)位 分析進(jìn)位邏輯表達(dá)式，可將分析進(jìn)位邏輯表達(dá)式，可將Ci改寫為以下形式：改寫為以下形式： Ci= AiBiCi-1+AiBiCi-1+ AiBiCi-1+ AiBiCi-1 CiAiBiAiCi1BiCi1 AiBi（AiBi）Ci1 令令GiAiBi 令令PiAiBi 則則CiGiPiCi1 其中：其中： Gi=XiYi 稱為進(jìn)位產(chǎn)生函數(shù)稱為進(jìn)位產(chǎn)生函數(shù) Pi=Xi+Yi 稱為進(jìn)位傳遞函數(shù)稱為進(jìn)位傳遞函數(shù) Gi的意義是：當(dāng)?shù)囊饬x是：當(dāng) Xi、Yi 均為均為“1”時(shí)定會(huì)產(chǎn)生向高位的進(jìn)位。時(shí)定會(huì)產(chǎn)生向高位的進(jìn)位。

4、 Pi的意義是：當(dāng)?shù)囊饬x是：當(dāng)Xi和和Yi中有一個(gè)為中有一個(gè)為“1”時(shí)，若同時(shí)低位有時(shí)，若同時(shí)低位有進(jìn)位輸入，則本位也將向高位傳送進(jìn)位。進(jìn)位輸入，則本位也將向高位傳送進(jìn)位。6四級(jí)進(jìn)位信號(hào)的邏輯表達(dá)式四級(jí)進(jìn)位信號(hào)的邏輯表達(dá)式C1=G1+P1C0C2=G2+P2C1 =G2+P2(G1+P1C0) =G2+P2G1+P2P1C0同理同理C3=G3+P3C2 =G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4C3 =G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C078并行進(jìn)位的優(yōu)點(diǎn)是速度快，但線路較復(fù)雜。隨著并行進(jìn)位的優(yōu)點(diǎn)是速度快，但線路較復(fù)雜。隨著位數(shù)的增加，進(jìn)位

5、形成邏輯的輸入變量增加，門的輸位數(shù)的增加，進(jìn)位形成邏輯的輸入變量增加，門的輸入端要增多，以致在實(shí)際構(gòu)成時(shí)發(fā)生困難。入端要增多，以致在實(shí)際構(gòu)成時(shí)發(fā)生困難。因此，考慮到實(shí)際邏輯電路和工程實(shí)踐的現(xiàn)實(shí)性，因此，考慮到實(shí)際邏輯電路和工程實(shí)踐的現(xiàn)實(shí)性，一般將加法器分成若干組。隨著組內(nèi)進(jìn)位邏輯與組間一般將加法器分成若干組。隨著組內(nèi)進(jìn)位邏輯與組間傳遞邏輯的不同選擇，形成了多種進(jìn)位鏈結(jié)構(gòu)。常見傳遞邏輯的不同選擇，形成了多種進(jìn)位鏈結(jié)構(gòu)。常見的兩種是組間串行和組間并行。的兩種是組間串行和組間并行。9單重分組跳躍進(jìn)位以以16位加法器為例。這種加法器可分為四組，每位加法器為例。這種加法器可分為四組，每組四位，組內(nèi)采用并

6、行進(jìn)位結(jié)構(gòu)，組問則采用串行進(jìn)組四位，組內(nèi)采用并行進(jìn)位結(jié)構(gòu)，組問則采用串行進(jìn)位傳送結(jié)構(gòu)，這種方法稱為單重分組跳躍進(jìn)位。位傳送結(jié)構(gòu)，這種方法稱為單重分組跳躍進(jìn)位。整個(gè)整個(gè)16位加法器將有四套結(jié)構(gòu)相同的小組組內(nèi)進(jìn)位加法器將有四套結(jié)構(gòu)相同的小組組內(nèi)進(jìn)位鏈，結(jié)構(gòu)的規(guī)整有利于調(diào)試和維修。位鏈，結(jié)構(gòu)的規(guī)整有利于調(diào)試和維修。10單重分組跳躍進(jìn)位11多重分組跳躍進(jìn)位當(dāng)位數(shù)較多時(shí)，則組數(shù)較多，僅組間進(jìn)位的串行當(dāng)位數(shù)較多時(shí)，則組數(shù)較多，僅組間進(jìn)位的串行傳遞也會(huì)帶來較大的延遲，因此可讓組間進(jìn)位也采用傳遞也會(huì)帶來較大的延遲，因此可讓組間進(jìn)位也采用并行進(jìn)位鏈結(jié)構(gòu)，這將能進(jìn)一步提高運(yùn)算速度。并行進(jìn)位鏈結(jié)構(gòu)，這將能進(jìn)一步提高

7、運(yùn)算速度。這種方法實(shí)際上是將整個(gè)加法器分級(jí)，每一級(jí)都這種方法實(shí)際上是將整個(gè)加法器分級(jí)，每一級(jí)都采用并行進(jìn)位，因此稱為多重分組跳躍進(jìn)位法。采用并行進(jìn)位，因此稱為多重分組跳躍進(jìn)位法。12并行進(jìn)位加法器構(gòu)成并行進(jìn)位加法器構(gòu)成 根據(jù)并行進(jìn)位結(jié)構(gòu)，可以很方便的構(gòu)成并行進(jìn)位根據(jù)并行進(jìn)位結(jié)構(gòu)，可以很方便的構(gòu)成并行進(jìn)位加法器。加法器。并行進(jìn)位結(jié)構(gòu)FA4FA3FA2FA1 A4 B4 C3 A3 B3 C2 A2 B2 C1 A1 B1 C0F4F3F2F1C4P4P1G4G113與74181型ALU連用的超前進(jìn)位產(chǎn)生電路1415CN+XCN+ZCN+Y16 用兩個(gè)16位全先行進(jìn)位部件（74182）和八個(gè)74181可級(jí)連組成的32位ALU電路。 用四個(gè)16位全先行進(jìn)位部件（74182）和十六個(gè)74181可級(jí)連組成的64位ALU電路。17由于集成器件的集成度的提高，允許更多位的由于集成器件的集成度的提高，允許更多位的ALUALU集成在一個(gè)芯片內(nèi)。集成在一個(gè)芯片內(nèi)。例如例如AMDAMD公司的公司的AM29332AM29332為為3232位位ALU,ALU,而在而在IntelIntel公公司的司的