東南大學(xué)soc課件2 組合邏輯(3學(xué)時)

1、1組合邏輯組合邏輯2 Review Review（1 1） 靜態(tài)靜態(tài)CMOSCMOS反相器反相器噪聲容限大噪聲容限大無比邏輯，邏輯電平和器件尺寸無關(guān)無比邏輯，邏輯電平和器件尺寸無關(guān)低輸出阻抗低輸出阻抗輸入電阻極高輸入電阻極高幾乎沒有漏電流幾乎沒有漏電流3ReviewReview（2 2） 如何提高靜態(tài)如何提高靜態(tài)CMOSCMOS反相器的性能反相器的性能降低電容降低電容 包括寄生電容和負載電容降低等效導(dǎo)通電阻降低等效導(dǎo)通電阻 增加晶體管尺寸 需小心自載效應(yīng)一定范圍內(nèi)增加一定范圍內(nèi)增加V VDDDD4ReviewReview（3 3） 反相器的功耗分布反相器的功耗分布動態(tài)功耗動態(tài)功耗 電容充放電

2、電源和地存在直流通路靜態(tài)功耗靜態(tài)功耗 二極管和晶體管的漏電流5 Review Review（4 4） 降低靜態(tài)降低靜態(tài)CMOSCMOS反相器功耗的方法反相器功耗的方法降低電壓降低電壓 最為有效的方法減少電路翻轉(zhuǎn)減少電路翻轉(zhuǎn) 優(yōu)化設(shè)計架構(gòu)和電路結(jié)構(gòu)減少物理電容減少物理電容 寄生電容和負載電容6什么是組合邏輯什么是組合邏輯Combinational SequentialOutput = f(In)Output = f(In, Previous In)Combina t i o n alLogicCircuitOutInCombina t i o n alLogicCircuitOutInState

3、7靜態(tài)與動態(tài)靜態(tài)與動態(tài) 靜態(tài)電路靜態(tài)電路穩(wěn)定狀態(tài)下，輸出與電源/地相連輸出由電路結(jié)構(gòu)決定，穩(wěn)定不變 靜態(tài)互補CMOS結(jié)構(gòu)的基本優(yōu)點是其具有良好的穩(wěn)定性（即對噪聲的靈敏度低）、良好的性能以及低功耗（沒有靜態(tài)功耗） 動態(tài)電路動態(tài)電路輸出由暫存在電容上的電荷決定不能長時間保持，需要不斷更新 把信號值暫時存放在高阻抗電路節(jié)點的電容上。動態(tài)電路的優(yōu)點是所形成的門比較簡單且比較快，但它的設(shè)計和工作比較復(fù)雜，并且由于對噪聲敏感程度的增加而容易失敗。8靜態(tài)靜態(tài)CMOSCMOS電路電路VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPMOS onlyNMOS onlyVinVo

4、utCLVDDPMOS上拉網(wǎng)絡(luò)，上拉網(wǎng)絡(luò)，NMOS下拉網(wǎng)絡(luò)下拉網(wǎng)絡(luò)反向輸出反向輸出結(jié)構(gòu)對稱互補結(jié)構(gòu)對稱互補9舉例舉例:NAND:NAND10舉例舉例:NOR:NOR11構(gòu)建構(gòu)建CMOSCMOS組合邏輯組合邏輯 反向輸出反向輸出out = xx & xxx | xxxx 下拉網(wǎng)絡(luò)下拉網(wǎng)絡(luò)(NMOS)(NMOS)和上拉網(wǎng)絡(luò)和上拉網(wǎng)絡(luò)(PMOS)(PMOS)以輸出為分界線呈對稱互補關(guān)系晶體管數(shù)目相同,邏輯關(guān)系相反 對于對于NMOSNMOS網(wǎng)絡(luò)網(wǎng)絡(luò)劃分子模塊，以“與/或”為基本運算與 - 晶體管串聯(lián)或 - 晶體管并聯(lián)12復(fù)雜組合邏輯復(fù)雜組合邏輯OUT = D + A (B + C)DABCDA

5、BC13例子例子 OUT = (A B+C D) (E+F) OUT = A B + C 14問題問題 為什么用NMOS做PDN， PMOS做PUN?VDD 0CLVDDVDD |VTp|CLSSDDVGSNMOS管產(chǎn)生“強零”而PMOS器件產(chǎn)生“強1”輸出電容最初被充電至VDD。在放電時，一個NMOS器件將輸出一直下拉至GND，而一個PMOS只能把輸出拉低到VTp為止，此時PMOS關(guān)斷并停止提供放電電流。因此NMOS管適于用在PDN中。15標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元16CMOSCMOS特性特性 全擺幅，高噪聲容限 輸出高電平- Vdd, 輸出低電平-GND 無比電路 輸出和晶體管尺寸比例無關(guān) 低輸出阻

6、抗 輸出和電源地總有通路 高輸入阻抗 輸入有SiO2隔離，輸入電流幾乎為0 靜態(tài)功耗極小 穩(wěn)定狀態(tài)下無電源地直流通路17開關(guān)模型開關(guān)模型AReqARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2為了分析延時，每個晶體管都模擬成將一個電阻與一個理想開關(guān)相串聯(lián)。邏輯門被變換成一個包括內(nèi)部節(jié)點電容在內(nèi)的等效RC電路。18Transistor sizing for speedTransistor sizing for speed19復(fù)雜復(fù)雜CMOSCMOS門電路的晶體管尺寸計算門電路的晶體管尺寸計算20NAND4 and its RC m

7、odelNAND4 and its RC model21Elmore delay modelElmore delay modelNoImage22輸入模式對延時的影響輸入模式對延時的影響 輸出由低變高輸出由低變高一個輸入變低 delay = 0.69 Rdelay = 0.69 Rp p C CL L兩個輸入都變低 delay = 0.69 (Rdelay = 0.69 (Rp p/ /2 2) C) CL L 輸出由高變低輸出由高變低兩個輸入都變高 delay = 0.69 (delay = 0.69 (2 2R Rn n ) C) CL L 延時和輸入方式有關(guān)延時和輸入方式有關(guān)CLBRnA

8、RpBRpARnCint23仿真結(jié)果仿真結(jié)果A=B=10A=1, B=10A=1 0, B=1time psInput DataPatternDelay(psec)A=B=0167A=1, B=0164A= 01, B=161A=B=1045A=1, B=1080A= 10, B=181NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25 mCL = 100 fF24扇入和扇出扇入和扇出扇出表示連接到驅(qū)動門輸出端的負載門的數(shù)目扇出表示連接到驅(qū)動門輸出端的負載門的數(shù)目N。增加一個門的扇出會影響它的邏輯輸出電平。從模擬放大器中我們知道，增加一個門的扇出會影響它的邏輯輸出電平。從模

9、擬放大器中我們知道，通過使負載門的輸入電阻盡可能的大（也就是使輸入電流最?。┎⒈３烛?qū)通過使負載門的輸入電阻盡可能的大（也就是使輸入電流最?。┎⒈３烛?qū)動門的輸出電阻較?。礈p小負載電流對輸出電壓的影響），可以使這一動門的輸出電阻較?。礈p小負載電流對輸出電壓的影響），可以使這一影響減到最小。影響減到最小。當(dāng)扇出較大時，所加的負載會使驅(qū)動門的動態(tài)性能變差。為此許多通用單當(dāng)扇出較大時，所加的負載會使驅(qū)動門的動態(tài)性能變差。為此許多通用單元和庫單元都定義了一個最大扇出數(shù)來保證該單元的靜態(tài)和動態(tài)性能都能元和庫單元都定義了一個最大扇出數(shù)來保證該單元的靜態(tài)和動態(tài)性能都能滿足規(guī)定的技術(shù)要求。滿足規(guī)定的技術(shù)要求。

10、一個門的扇入定義為該門輸入的數(shù)目。扇入較大的門往往比較復(fù)雜，這常一個門的扇入定義為該門輸入的數(shù)目。扇入較大的門往往比較復(fù)雜，這常常會使靜態(tài)和動態(tài)特性變差。常會使靜態(tài)和動態(tài)特性變差。NoImage25扇入對延時的影響扇入對延時的影響DCBADCBACLC3C2C1RC分布 (Elmore delay model)tpHL = 0.69 (R1C1+(R1+R2)C2+(R1+R2+R3)C3+(R1+R2+R3+R4)CL)傳輸延時隨著輸入個數(shù)的增多快速上升傳輸延時隨著輸入個數(shù)的增多快速上升R1R2R3R426延時與扇入延時與扇入扇入傳播延時假設(shè)一個反相器的扇出固定。tpLH是扇入的線性函數(shù)，而

11、下拉電阻和負載電容（隨輸入數(shù)）同時增加，從而使tpHL近似呈平方關(guān)系地增加。扇入大于或等于4時門將變得太慢，因此必須避免。27延時與扇出延時與扇出28快速邏輯設(shè)計方法快速邏輯設(shè)計方法(1)(1) 逐級加大晶體管尺寸逐級加大晶體管尺寸如果扇出為主要負載M1M2M3.MN降低起主要作用的電阻電容的增加保持一定范圍可提高性能20%以上 缺點：在實際的版圖中不那么簡單，常常由于設(shè)計規(guī)則方面的考慮迫使設(shè)計者不得不將晶體管距離拉開，從而使內(nèi)部電容增加。這有可能抵消掉調(diào)整尺寸所得到的所有收益！InNCLC3C2C1In1In2In3M1M2M3MN29快速邏輯設(shè)計方法快速邏輯設(shè)計方法(2)(2) 調(diào)整晶體管

12、順序調(diào)整晶體管順序關(guān)鍵路徑上的晶體管靠近輸出，假設(shè)信號in1為關(guān)鍵信號C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CL關(guān)鍵路徑關(guān)鍵路徑charged101chargedcharged1延時取決于CL, C1 and C2的放電時間。延時取決于CL的放電時間1101chargeddischargeddischarged30快速邏輯設(shè)計方法快速邏輯設(shè)計方法(3)(3) 優(yōu)化邏輯結(jié)構(gòu)優(yōu)化邏輯結(jié)構(gòu)延時和扇入呈平方關(guān)系31快速邏輯設(shè)計方法快速邏輯設(shè)計方法(4)(4) 降低電壓擺幅降低電壓擺幅Tp = 0.69(3/4(CLVSwing)/IDSAT)可線性降低延時，還

13、可以降低功耗但輸出電壓變低，會使后級電路變慢可用靈敏放大器放大輸出（存儲器設(shè)計中常用）32快速邏輯設(shè)計方法快速邏輯設(shè)計方法(5)(5) 級聯(lián)優(yōu)化級聯(lián)優(yōu)化插入BUFFER隔離扇入扇出CLCL33 提高CMOS組合邏輯性能 調(diào)整輸入模式 控制扇入扇出個數(shù) 逐級加大MOS管尺寸 降低輸出電壓擺幅 級聯(lián)優(yōu)化34CMOSCMOS邏輯功耗邏輯功耗 電壓擺幅 物理電容 翻轉(zhuǎn)概率35翻轉(zhuǎn)的統(tǒng)計特性翻轉(zhuǎn)的統(tǒng)計特性 輸入并不總是均勻分布的 以2輸入NOR門為例pa為A=1的統(tǒng)計概率pb為B=1的統(tǒng)計概率p1 =(1- pa)(1- pb)輸出在一個周期中為0的概率p0 =1- p1在下一個周期中為1的概率不同的信

14、號統(tǒng)計概率導(dǎo)致不同的翻轉(zhuǎn)不同的信號統(tǒng)計概率導(dǎo)致不同的翻轉(zhuǎn)概率，也就決定了不同的動態(tài)功耗概率，也就決定了不同的動態(tài)功耗36信號相關(guān)性信號相關(guān)性 外部信號的統(tǒng)計概率相對難以預(yù)知 但內(nèi)部信號經(jīng)常有相關(guān)性信號相關(guān)性使電路輸入信號的統(tǒng)計概信號相關(guān)性使電路輸入信號的統(tǒng)計概率的計算更加復(fù)雜率的計算更加復(fù)雜37虛假翻轉(zhuǎn)虛假翻轉(zhuǎn)虛假翻轉(zhuǎn)產(chǎn)生額外功耗虛假翻轉(zhuǎn)產(chǎn)生額外功耗嚴重的會產(chǎn)生毛刺嚴重的會產(chǎn)生毛刺38如何降低翻轉(zhuǎn)概率如何降低翻轉(zhuǎn)概率 邏輯重組邏輯重組鏈形比樹形具有較低的開關(guān)活動性。但是樹形結(jié)構(gòu)沒有任何毛刺活動性。鏈形比樹形具有較低的開關(guān)活動性。但是樹形結(jié)構(gòu)沒有任何毛刺活動性。39如何降低翻轉(zhuǎn)概率如何降低翻轉(zhuǎn)概

15、率 輸入排序輸入排序Combina t i o n alLogicCircuitOutInCombina t i o n alLogicCircuitOutInState推遲輸入具有較高翻轉(zhuǎn)率的信號（即信號概率推遲輸入具有較高翻轉(zhuǎn)率的信號（即信號概率接近接近0.5的信號）是有利的。簡單地把輸入信號的信號）是有利的。簡單地把輸入信號重新排序常?？梢赃_到這個目的。重新排序常?？梢赃_到這個目的。40如何降低翻轉(zhuǎn)概率如何降低翻轉(zhuǎn)概率 均衡信號路徑減少毛刺均衡信號路徑減少毛刺對毛刺敏感的電路對毛刺敏感的電路消除毛刺的電路消除毛刺的電路使信號路徑長度匹配可以減少毛刺使信號路徑長度匹配可以減少毛刺所標(biāo)注的數(shù)

16、字表示信號到達的時間所標(biāo)注的數(shù)字表示信號到達的時間41有比邏輯電路（有比邏輯電路（P192P192）有比邏輯試圖減少一個給定邏輯功能所需要的晶體管數(shù)目。有比邏輯試圖減少一個給定邏輯功能所需要的晶體管數(shù)目。在有比邏輯中，整個在有比邏輯中，整個PUN被一個無條件的負載器件所替代。被一個無條件的負載器件所替代。由于輸出端的電壓擺幅及門的總體功能取決于由于輸出端的電壓擺幅及門的總體功能取決于NMOS和和PMOS的尺寸比，所以該電路稱為有比電路。的尺寸比，所以該電路稱為有比電路。這不同于像互補這不同于像互補CMOS這樣的無比邏輯類型，后者的高低電平與晶體管的尺寸無關(guān)。這樣的無比邏輯類型，后者的高低電平與

17、晶體管的尺寸無關(guān)。簡單的負簡單的負載器件載器件偽偽NMOS門門42電阻負載電阻負載43偽偽NMOSNMOS邏輯邏輯 減少減少PMOSPMOS數(shù)量，縮小面積數(shù)量，縮小面積 電壓特性電壓特性VOH = VDDVOL和PMOS/NMOS比例有關(guān) 如何獲取較小的如何獲取較小的V VOLOL? ?44PMOSPMOS尺寸對尺寸對VTCVTC的影響的影響*偽NMOS一個較大的上拉器件雖然提高了性能，但是由于增加了一個較大的上拉器件雖然提高了性能，但是由于增加了VOL而使靜態(tài)功而使靜態(tài)功耗增加和噪聲容限減小。耗增加和噪聲容限減小。NoImage45有比邏輯存在的問題有比邏輯存在的問題 電壓擺幅不夠?qū)蠹夒娐?/p>

18、速度產(chǎn)生影響 存在靜態(tài)電流功耗是個大問題 VOL和tpLH存在矛盾 如何解決？DCVSL邏輯門（P195）46傳輸門邏輯傳輸門邏輯BBAF = AB0另一種不同于互補另一種不同于互補CMOS的普遍使的普遍使用的電路是傳輸管邏輯，它通過允許用的電路是傳輸管邏輯，它通過允許原始輸入驅(qū)動?xùn)哦撕驮绰┒藖頊p少原始輸入驅(qū)動?xùn)哦撕驮绰┒藖頊p少實現(xiàn)邏輯所需要的晶體管數(shù)目。實現(xiàn)邏輯所需要的晶體管數(shù)目。圖中的圖中的AND門需要門需要4個晶體管（包括個晶體管（包括反相反相B所需要的反相器），而用互補所需要的反相器），而用互補CMOS實現(xiàn)則需要實現(xiàn)則需要6個晶體管。減少器個晶體管。減少器件的數(shù)目也有降低電容的額外優(yōu)點。件的數(shù)目也有降低電容的額外優(yōu)點。但是一個但是一個NMOS器件在傳輸器件在傳輸0時很有時很有效，但在上拉一個節(jié)點至效，但在上拉一個節(jié)點至VDD時性能卻時性能卻很差。很差。47CMOSCMOS傳輸門傳輸門48XORXORNoImage對于對于B B1 1，晶體管，晶體管M1M1和和M2M2的作用如同一個的作用如同一個反相器，傳輸門關(guān)斷，反相器，傳輸門關(guān)斷，F(xiàn) FABAB對于對于B B0 0，M1M1和和M2M