基于fpga和單片機的簡易頻率計電子設計競賽報告

1、基于fpga單片機的簡易頻率計設計四院三隊：鐘 樂 鵬陸 海 維周 亮 目錄摘要：2一、方案描述3二、 電路設計32.1前級移相放大模塊32.2移相模塊42.3整形模塊52.4幅度測量模塊5三、程序設計63.1單片機控制軟件流程圖63.2 fpga仿真73.2.1總體設計思路73.2.2模塊組成及流程8四、測試方案與測試結(jié)果134.1測試方案與測試條件134.1.1測試方案134.1.2測試條件134.2測試結(jié)果及其準確性和有效性14摘要： 本系統(tǒng)是一個可完成頻率測量、周期測量、相位差測量、脈寬和幅度測量的多功能裝置。這些功能都可以通過矩陣鍵盤控制，液晶屏顯示，并有效實現(xiàn)各功能的靈活切換。 該

2、系統(tǒng)的工作方式為：首先外圍硬件則負責把測量信號轉(zhuǎn)換為fpga和單片機可測的高低電平信號，信號經(jīng)過fpga處理得到前四項功能的相關數(shù)據(jù)，并在單片機的控制下，將處理得到的數(shù)據(jù)發(fā)送給單片機計算和顯示；信號經(jīng)過ad發(fā)給單片機完成幅度的測量。 測量0.1hz10mhz信號的頻率（信號幅度0.5v5v），測量誤差為0.01%。在頻率小于10khz段采用測周法，實際測量精度達到小數(shù)點后面5位，高頻段采用等精度測量法，實際測量精度至少達到0.01%，兩種方法的切換通過軟件內(nèi)部對輸入信號頻率自動識別無需按鍵控制，周期測量與頻率測量同范圍等精度。 測量脈沖波（信號幅度0.5v5v）、脈沖寬度100s）的脈沖寬度

3、，測量誤差1%，分辨率小數(shù)點后面5位。 測量周期脈沖信號（幅度0.5v5v、頻率0.1hz10mhz）的占空比，占空比變化范圍為10%90%，測量誤差1%，分辨率小數(shù)點后面5位 ； 測量正弦信號的相位差（幅度0.5v5v、頻率10hz100khz）實現(xiàn)量程為0360°，測量準確度為2°，分辨率小數(shù)點后面5位。 測量脈沖波（信號幅度0.5v5v）、脈沖寬度100s）的幅度，測量誤差1%，分辨率小數(shù)點后面5位。一、方案描述本系統(tǒng)主要由以下部分組成：單片機整體控制部分，鍵盤控制部分，液晶顯示部分，幅度測量部分，fpga模塊部分（頻率測量、周期測量、相位差測量、脈寬測量）。 圖1-

4、系統(tǒng)框圖 2、 電路設計2.1前級移相放大模塊原 理：基于lf353d的運算放大器設計設計思路：將輸入信號通過結(jié)構對偶的兩個二極管（1n4148)進行穩(wěn)幅，然后運用典型的比例放大電路對信號進行放大。調(diào)試過程中可以通過調(diào)節(jié)反饋電阻的阻值實現(xiàn)對信號不同程度的放大。電路圖：圖2-1-1 放大電路2.2移相模塊原 理：基于rc的移相網(wǎng)絡的設計設計思路：考慮到本設計主要目的為檢測兩個有相位差的正弦信號之間的相位差，而不是以移相為目的。故用最簡單的rc網(wǎng)絡進行移相。因為rc移相的效果與輸入信號的頻率有關，為了使移相達到最佳的效果，移相網(wǎng)絡分為高頻部分和低頻部分。兩部分的結(jié)構都是高通濾波，使輸出信號產(chǎn)生超前

5、的相移，不同之處只在于rc網(wǎng)絡的參數(shù)選取。高頻率部分的rc應選取小參數(shù)，低頻率部分的rc應選取大參數(shù)，這樣才能保證移相。電路圖：圖2-1-2 移相電路2.3整形模塊原 理：基于lf353、cd4069的整形設計設計思路：由于在同一個電路中實現(xiàn)整形對芯片的要求很高，代價較大。因此選擇將整形模塊分為高頻和低頻兩部分。根據(jù)實際面包板搭線調(diào)試，低頻部分通過高放大倍數(shù)，使輸入信號近似整形為方波，再輸入cd4069進行整形與ttl電平匹配；高頻部分直接利用cd4069處于線性放大區(qū)的應用方式使高頻波形達到監(jiān)測需求電路圖：圖2-1-3a圖2-1-3b2.4幅度測量模塊原 理：基于tlc549的a/d設計設計

6、思路：本模塊以tlc549為核心，其所采集的直流信號送入單片機中與其供電所采用的+5v的電壓為基準進行比較，從而得出所測電壓值并在液晶屏上顯示。電路圖：三、程序設計3.1單片機控制軟件流程圖軟件流程圖如下圖所示：3.2 fpga仿真3.2.1總體設計思路總體思路分為兩部分，分別為低頻部分和高頻部分，低頻部分采用測周的思路進行，高頻部分采用等精度的思路進行以達到精度的要求，具體實現(xiàn)由各模塊完成。3.2.1.1測周法測周方法即被測信號（頻率或周期待測）做門控信號，t為未知量，做門控信號t，然后在門控信號有效的時間段內(nèi)對時基信號脈沖計數(shù)，原理圖如下圖所示：圖 1-2 測周方法原理圖計數(shù)器測周的基本原

7、理即由被測信號控制主門開門，而用時標脈沖進行計數(shù)，所以實質(zhì)上也是一種比較測量方法。3.2.1.1等精度法等精度測量法的核心思想是通過閘門信號與被測信號同步，將閘門時間控制為被測信號周期長度的整數(shù)倍。測量時，先打開預置閘門，當檢測到被測信號脈沖沿到達時，標準信號時鐘開始計數(shù)。預置閘門關閉時，標準信號并不立即停止計數(shù)，而是等檢測到被測信號脈沖沿到達時才停止，完成被測信號整數(shù)個周期的測量。測量的實際閘門時間可能會與預置閘門時間不完全相同，但最大差值不會超過被測信號的一個周期。在等精度測量法中，相對誤差與被測信號本身的頻率特性無關，即對整個測量域而言，測量精度相等，因而稱之為“等精度測量”。標準信號的

8、計數(shù)值越大則測量相對誤差越小，即提高門限時間和標準信號頻率fc可以提高測量精度。在精度不變的情況下，提高標準信號頻率可以縮短門限時間，提高測量速度。原理圖如下：3.2.2模塊組成及流程fpga包括分頻閘門模塊，計數(shù)模塊，輸入分頻模塊，鎖存模塊，輸入移相模塊和單片機通信模塊組成。其總流程如下所示：3.2.2.1分頻產(chǎn)生閘門模塊對系統(tǒng)時鐘進行計數(shù)，當計數(shù)值達到門值（clk_gate）時輸出信號翻轉(zhuǎn)，檢測到k_u下降沿(由單片機產(chǎn)生)則門+1，直到門值為10時保持不變，檢測到k_d則門-1，直到門值為1則保持不變。源程序：14module div_colock(clk,rst,k_u,k_d,clk

9、_xhz);input clk,rst,k_u,k_d;output clk_xhz;reg clk_xhz;reg29:0 count_div;reg3:0count_gate; wireclk_xhz;reg29:0compare;always(count_gate)begincompare=count_gate*50000000;endassign clk_xhz=clk_xhz;always(negedge k_u or negedge k_d or negedge rst) beginif(!rst)begincount_gate<=1;endelse if(!k_u)begi

10、nif(count_gate!=10) count_gate<=count_gate+1;else count_gate<=10;endelsebeginif(count_gate!=1) count_gate<=count_gate-1;elsecount_gate<=1;endendalways(posedge clk or negedge rst)begin if(!rst)begincount_div<=0;endelsebegin/產(chǎn)生xs的的閘門信號if(count_div=compare) begin count_div<=0;clk_xhz&

11、lt;=clk_xhz;endelse count_div<=count_div+1; endendendmodule分頻閘門模塊rtl仿真圖：3.2.2.2計數(shù)模塊在閘門下高電平則對輸入信號進行計數(shù)，低電平把數(shù)據(jù)傳給鎖存器，同時計數(shù)值清零。源程序：/*clk為時鐘信號，clk_1hz為門控信號，rst為復位信號，count為計數(shù)值*/module frq(clk_test,clk_gate,rst,count);input clk_test,clk_gate,rst;/輸入門信號，復位信號，時鐘信號output count;/輸出由十進制數(shù)表示的八位計數(shù)值reg28:0 count_c

12、at;reg28:0 count;reg1:0count_plan;wire28:0 count;assign count=count;always(posedge clk_test or negedge rst)beginif(!rst)begin count<=0;count_cat<=0;endelsebeginif(!clk_gate)beginif(count_plan=0)begincount<=count_cat;count_plan<=1;endelse begincount_cat<=0;count_plan<=1;endendelsebe

13、gincount_cat<=count_cat+1;count_plan<=0；endendendendmodule計數(shù)模塊rtl仿真圖為：3.2.2.3鎖存模塊門信號低電平存儲數(shù)據(jù)，高電平刷新數(shù)據(jù)。源程序：module store(clk_gate,rst,count,fout,control);input clk_gate,rst,control;input 28:0 count;wire 28:0count;output fout;wire28:0 fout;reg28:0 fout;assign fout=fout;always(posedge clk_gate or ne

14、gedge rst)beginif(!rst)beginfout<=0;endelsebeginif(!control)fout<=fout;elsefout<=count;endendendmodule鎖存模塊rtl仿真圖為：3.2.2.4通信模塊當s_en端檢測到低電平后，關掉鎖存模塊的刷新數(shù)據(jù)功能，同時向單片機給出響應信號control，單片機開始從clk_com連續(xù)給出300個下降沿，fpga在前145個下降沿由低位向高位發(fā)145位數(shù)據(jù)，在后145個下降沿由高電平向低電平發(fā)145位數(shù)據(jù)。源程序：module contact(clk_com,rst,s_en,fout_

15、contact,date,control);input clk_com,s_en,rst;input 144:0fout_contact;output date,control;reg date,control;reg144:0 fout_r;reg7:0 i;reg state;always (negedge clk_com or negedge rst)beginif(!rst)begincontrol<=1;i<=0;state<=0;endelse if(!s_en)begincontrol<=1;case (state)1'b0:begindate&l

16、t;=fout_ri;if(i=144)begini<=144;state<=1;endelse i<=i+1;end1'b1:begindate<=fout_ri;if(i=0)begini<=0;state<=0;endelse i<=i-1;endendcaseendelsebeginfout_r<=fout_contact;i<=0;control<=0;state<=0;endendendmodule通信模塊rtl仿真圖為：3.2.2.5移相變換閘門模塊當檢測到輸入信號的下降沿時門信號置1，檢測到移相后的信號的

17、下降沿時門信號置0：源程序：module d(d,reset,q);input d,reset;output q;reg q;always(posedge d or negedge reset)beginif(!reset)q<=0;else q<=1;endendmodule module xiangwei(signal1,signal2,clk_xiang);input signal1,signal2;output clk_xiang;assign reset1=reset2;d d1(.d(signal1),.reset(reset1),.q(clk_xiang);d d2(

18、.d(signal2),.reset(clk_xiang),.q(reset2);endmodule 移相變換閘門模塊rtl仿真圖為：其中d1，d2為d觸發(fā)器：3.2.2.6頂層模塊頂層模塊rtl仿真圖：四、測試方案與測試結(jié)果4.1測試方案與測試條件4.1.1測試方案4.1.1.1周期頻率，脈寬，相位差及占空比的功能測試：原始信號從clk_carryin輸入，移相信號從clk_xiangyi輸入fpga其他各控制信號與單片機的p1口相連，測試結(jié)果輸出到顯示屏。4.1.1.2信號幅度的功能測試：p20、1、2分別連接tlc549的clk、i/o、s_en相連，輸出結(jié)果到顯示屏。4.1.2測試條件ss2323可跟蹤直流穩(wěn)壓電源、yb1650h dds 數(shù)字合成函數(shù)發(fā)生器tektronix tds1002數(shù)字示波器4.2測試結(jié)果及其準確性和有效性要求實現(xiàn)情況備注頻率(周期)測量范圍為0.1hz10mhz（信號幅度0.5v5v），測量誤差降低為0.01%實現(xiàn)（可達0.1hz30mhz）低頻顯示精度為小數(shù)點后5位，高頻精度高于0.01%測量并顯示周期脈沖信號（幅度0.5v5v、頻率1hz10khz）的占空比，占空比