畫(huà)pcb的注意事項(xiàng)參考word

1、  PCB設(shè)計(jì)基礎(chǔ)教程目 錄1. 高速PCB設(shè)計(jì)指南之一 2. 高速PCB設(shè)計(jì)指南之二 3. PCB Layout指南(上) 4. PCB Layout指南(下) 5. PCB設(shè)計(jì)的一般原則 6. PCB設(shè)計(jì)基礎(chǔ)知識(shí) 7. PCB設(shè)計(jì)基本概念 8. pcb設(shè)計(jì)注意事項(xiàng) 9. PCB設(shè)計(jì)幾點(diǎn)體會(huì) 10. PCB LAYOUT技術(shù)大全 11. PCB和電子產(chǎn)品設(shè)計(jì) 12. PCB電路版圖設(shè)計(jì)的常見(jiàn)問(wèn)題 13. PCB設(shè)計(jì)中格點(diǎn)的設(shè)置 14. 新手設(shè)計(jì)PCB注意事項(xiàng) 15. 怎樣做一塊好的PCB板 16. 射頻電路PCB設(shè)計(jì) 17. 設(shè)計(jì)技巧整理 18. 用PROTEL99制作印刷電路版的

2、基本流程 19. 用PROTEL99SE 布線的基本流程 20. 蛇形走線有什么作用 21. 封裝小知識(shí) 22. 典型的焊盤(pán)直徑和最大導(dǎo)線寬度的關(guān)系 23. 新手上路認(rèn)識(shí)PCB 推薦精選24. 新手上路認(rèn)識(shí)PCB<二>高速PCB設(shè)計(jì)指南之一                             

3、         高速PCB設(shè)計(jì)指南之一 第一篇  PCB布線     在PCB設(shè)計(jì)中，布線是完成產(chǎn)品設(shè)計(jì)的重要步驟，可以說(shuō)前面的準(zhǔn)備工作都是為它而做的， 在整個(gè)PCB中，以布線的設(shè)計(jì)過(guò)程限定最高，技巧最細(xì)、工作量最大。PCB布線有單面布線、 雙面布線及多層布線。布線的方式也有兩種：自動(dòng)布線及交互式布線，在自動(dòng)布線之前， 可以用交互式預(yù)先對(duì)要求比較嚴(yán)格的線進(jìn)行布線，輸入端與輸出端的邊線應(yīng)避免相鄰平行， 以免產(chǎn)生反射干擾。必要時(shí)應(yīng)加地線隔離，兩相鄰層的布線要互相垂直，平行容易產(chǎn)

4、生寄生耦合。     自動(dòng)布線的布通率，依賴(lài)于良好的布局，布線規(guī)則可以預(yù)先設(shè)定， 包括走線的彎曲次數(shù)、導(dǎo)通孔的數(shù)目、步進(jìn)的數(shù)目等。一般先進(jìn)行探索式布經(jīng)線，快速地把短線連通， 然后進(jìn)行迷宮式布線，先把要布的連線進(jìn)行全局的布線路徑優(yōu)化，它可以根據(jù)需要斷開(kāi)已布的線。 并試著重新再布線，以改進(jìn)總體效果。     對(duì)目前高密度的PCB設(shè)計(jì)已感覺(jué)到貫通孔不太適應(yīng)了， 它浪費(fèi)了許多寶貴的布線通道，為解決這一矛盾，出現(xiàn)了盲孔和埋孔技術(shù)，它不僅完成了導(dǎo)通孔的作用， 還省出許多布線通道使布線過(guò)程完成得更加方便，更加流暢，更為完善，PCB 板的設(shè)計(jì)過(guò)程是一

5、個(gè)復(fù)雜而又簡(jiǎn)單的過(guò)程，要想很好地掌握它，還需廣大電子工程設(shè)計(jì)人員去自已體會(huì)， 才能得到其中的真諦。 1 電源、地線的處理     既使在整個(gè)PCB板中的布線完成得都很好，但由于電源、 地線的考慮不周到而引起的干擾，會(huì)使產(chǎn)品的性能下降，有時(shí)甚至影響到產(chǎn)品的成功率。所以對(duì)電、 地線的布線要認(rèn)真對(duì)待，把電、地線所產(chǎn)生的噪音干擾降到最低限度，以保證產(chǎn)品的質(zhì)量。     對(duì)每個(gè)從事電子產(chǎn)品設(shè)計(jì)的工程人員來(lái)說(shuō)都明白地線與電源線之間噪音所產(chǎn)生的原因， 現(xiàn)只對(duì)降低式抑制噪音作以表述： （1）、眾所周知的是在電源、地線之間加上去耦電容。（2）、盡量加寬

6、電源、地線寬度，最好是地線比電源線寬，它們的關(guān)系是：地線電源線信號(hào)線，通常信號(hào)線寬為：0.20.3mm,最經(jīng)細(xì)寬度可達(dá)0.050.07mm,電源線為1.22.5 mm對(duì)數(shù)字電路的PCB可用寬的地導(dǎo)線組成一個(gè)回路, 即構(gòu)成一個(gè)地網(wǎng)來(lái)使用(模擬電路的地不能這樣使用)（3）、用大面積銅層作地線用,在印制板上把沒(méi)被用上的地方都與地相連接作為地線用?；蚴亲龀啥鄬影?，電源，地線各占用一層。 2 數(shù)字電路與模擬電路的共地處理     現(xiàn)在有許多PCB不再是單一功能電路（數(shù)字或模擬電路），而是由數(shù)字電路和模擬電路混合構(gòu)成的。因此在布線時(shí)就需要考慮它們之間互相干擾問(wèn)題，特別是地線上

7、的噪音干擾。 推薦精選    數(shù)字電路的頻率高，模擬電路的敏感度強(qiáng)，對(duì)信號(hào)線來(lái)說(shuō)，高頻的信號(hào)線盡可能遠(yuǎn)離敏感的模擬電路器件，對(duì)地線來(lái)說(shuō)，整人PCB對(duì)外界只有一個(gè)結(jié)點(diǎn)，所以必須在PCB內(nèi)部進(jìn)行處理數(shù)、模共地的問(wèn)題，而在板內(nèi)部數(shù)字地和模擬地實(shí)際上是分開(kāi)的它們之間互不相連，只是在PCB與外界連接的接口處（如插頭等）。數(shù)字地與模擬地有一點(diǎn)短接，請(qǐng)注意，只有一個(gè)連接點(diǎn)。也有在PCB上不共地的，這由系統(tǒng)設(shè)計(jì)來(lái)決定。 3 信號(hào)線布在電（地）層上     在多層印制板布線時(shí)，由于在信號(hào)線層沒(méi)有布完的線剩下已經(jīng)不多，再多加層數(shù)就會(huì)造成浪費(fèi)也會(huì)給生產(chǎn)增加

8、一定的工作量，成本也相應(yīng)增加了，為解決這個(gè)矛盾，可以考慮在電（地）層上進(jìn)行布線。首先應(yīng)考慮用電源層，其次才是地層。因?yàn)樽詈檬潜Ａ舻貙拥耐暾浴?4 大面積導(dǎo)體中連接腿的處理     在大面積的接地（電）中，常用元器件的腿與其連接，對(duì)連接腿的處理需要進(jìn)行綜合的考慮，就電氣性能而言，元件腿的焊盤(pán)與銅面滿接為好，但對(duì)元件的焊接裝配就存在一些不良隱患如：焊接需要大功率加熱器。容易造成虛焊點(diǎn)。所以兼顧電氣性能與工藝需要，做成十字花焊盤(pán)，稱(chēng)之為熱隔離（heat shield）俗稱(chēng)熱焊盤(pán)（Thermal），這樣，可使在焊接時(shí)因截面過(guò)分散熱而產(chǎn)生虛焊點(diǎn)的可能性大大減少。多層板的接

9、電（地）層腿的處理相同。 5 布線中網(wǎng)絡(luò)系統(tǒng)的作用     在許多CAD系統(tǒng)中，布線是依據(jù)網(wǎng)絡(luò)系統(tǒng)決定的。網(wǎng)格過(guò)密，通路雖然有所增加，但步進(jìn)太小，圖場(chǎng)的數(shù)據(jù)量過(guò)大，這必然對(duì)設(shè)備的存貯空間有更高的要求，同時(shí)也對(duì)象計(jì)算機(jī)類(lèi)電子產(chǎn)品的運(yùn)算速度有極大的影響。而有些通路是無(wú)效的，如被元件腿的焊盤(pán)占用的或被安裝孔、定們孔所占用的等。網(wǎng)格過(guò)疏，通路太少對(duì)布通率的影響極大。所以要有一個(gè)疏密合理的網(wǎng)格系統(tǒng)來(lái)支持布線的進(jìn)行。     標(biāo)準(zhǔn)元器件兩腿之間的距離為0.1英寸(2.54mm),所以網(wǎng)格系統(tǒng)的基礎(chǔ)一般就定為0.1英寸(2.54 mm)或小于0.1

10、英寸的整倍數(shù)，如：0.05英寸、0.025英寸、0.02英寸等。 6 設(shè)計(jì)規(guī)則檢查（DRC）     布線設(shè)計(jì)完成后，需認(rèn)真檢查布線設(shè)計(jì)是否符合設(shè)計(jì)者所制定的規(guī)則，同時(shí)也需確認(rèn)所制定的規(guī)則是否符合印制板生產(chǎn)工藝的需求，一般檢查有如下幾個(gè)方面： （1）、線與線，線與元件焊盤(pán)，線與貫通孔，元件焊盤(pán)與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產(chǎn)要求。（2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線加寬的地方。（3）、對(duì)于關(guān)鍵的信號(hào)線是否采取了最佳措施，如長(zhǎng)度最短，加保護(hù)線，輸入線及輸出線被明顯地分開(kāi)。（4）

11、、模擬電路和數(shù)字電路部分，是否有各自獨(dú)立的地線。（5）后加在PCB中的圖形（如圖標(biāo)、注標(biāo)）是否會(huì)造成信號(hào)短路。（6）對(duì)一些不理想的線形進(jìn)行修改。（7）、在PCB上是否加有工藝線？阻焊是否符合生產(chǎn)工藝的要求，阻焊尺寸是否合適，字符標(biāo)志是否壓在器件焊盤(pán)上，以免影響電裝質(zhì)量。（8）、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。 推薦精選* 第二篇  PCB布局     在設(shè)計(jì)中，布局是一個(gè)重要的環(huán)節(jié)。布局結(jié)果的好壞將直接影響布線的效果，因此可以這樣認(rèn)為，合理的布局是PCB設(shè)計(jì)成功的第一步。    

12、布局的方式分兩種，一種是交互式布局，另一種是自動(dòng)布局，一般是在自動(dòng)布局的基礎(chǔ)上用交互式布局進(jìn)行調(diào)整，在布局時(shí)還可根據(jù)走線的情況對(duì)門(mén)電路進(jìn)行再分配，將兩個(gè)門(mén)電路進(jìn)行交換，使其成為便于布線的最佳布局。在布局完成后，還可對(duì)設(shè)計(jì)文件及有關(guān)信息進(jìn)行返回標(biāo)注于原理圖，使得PCB板中的有關(guān)信息與原理圖相一致，以便在今后的建檔、更改設(shè)計(jì)能同步起來(lái), 同時(shí)對(duì)模擬的有關(guān)信息進(jìn)行更新，使得能對(duì)電路的電氣性能及功能進(jìn)行板級(jí)驗(yàn)證。 -考慮整體美觀     一個(gè)產(chǎn)品的成功與否，一是要注重內(nèi)在質(zhì)量，二是兼顧整體的美觀，兩者都較完美才能認(rèn)為該產(chǎn)品是成    功的。

13、    在一個(gè)PCB板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。 -布局的檢查 印制板尺寸是否與加工圖紙尺寸相符？能否符合PCB制造工藝要求？有無(wú)定位標(biāo)記？元件在二維、三維空間上有無(wú)沖突？元件布局是否疏密有序，排列整齊？是否全部布完？需經(jīng)常更換的元件能否方便的更換？插件板插入設(shè)備是否方便？熱敏元件與發(fā)熱元件之間是否有適當(dāng)?shù)木嚯x？調(diào)整可調(diào)元件是否方便？在需要散熱的地方，裝了散熱器沒(méi)有？空氣流是否通暢？信號(hào)流程是否順暢且互連最短？插頭、插座等與機(jī)械設(shè)計(jì)是否矛盾？線路的干擾問(wèn)題是否有所考慮？ * 第三篇  高速PCB設(shè)計(jì) （一）、電子系統(tǒng)設(shè)計(jì)所

14、面臨的挑戰(zhàn) 隨著系統(tǒng)設(shè)計(jì)復(fù)雜性和集成度的大規(guī)模提高，電子系統(tǒng)設(shè)計(jì)師們正在從事100MHZ以上的電路設(shè)計(jì)，總線的工作頻率也已經(jīng)達(dá)到或者超過(guò)50MHZ，有的甚至超過(guò)100MHZ。目前約50% 的設(shè)計(jì)的時(shí)鐘頻率超過(guò)50MHz，將近20% 的設(shè)計(jì)主頻超過(guò)120MHz。 當(dāng)系統(tǒng)工作在50MHz時(shí)，將產(chǎn)生傳輸線效應(yīng)和信號(hào)的完整性問(wèn)題；而當(dāng)系統(tǒng)時(shí)鐘達(dá)到120MHz時(shí)，除非使用高速電路設(shè)計(jì)知識(shí)，否則基于傳統(tǒng)方法設(shè)計(jì)的PCB將無(wú)法工作。因此，高速電路設(shè)計(jì)技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)師必須采取的設(shè)計(jì)手段。只有通過(guò)使用高速電路設(shè)計(jì)師的設(shè)計(jì)技術(shù)，才能實(shí)現(xiàn)設(shè)計(jì)過(guò)程的可控性。 推薦精選（二）、什么是高速電路 通常認(rèn)為如果數(shù)字

15、邏輯電路的頻率達(dá)到或者超過(guò)45MHZ50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統(tǒng)一定的份量（比如說(shuō)），就稱(chēng)為高速電路。 實(shí)際上，信號(hào)邊沿的諧波頻率比信號(hào)本身的頻率高，是信號(hào)快速變化的上升沿與下降沿（或稱(chēng)信號(hào)的跳變）引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線傳播延時(shí)大于1/2數(shù)字信號(hào)驅(qū)動(dòng)端的上升時(shí)間，則認(rèn)為此類(lèi)信號(hào)是高速信號(hào)并產(chǎn)生傳輸線效應(yīng)。     信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過(guò)一段固定的時(shí)間，如果傳輸時(shí)間小于1/2的上升或下降時(shí)間，那么來(lái)自接收端的反射信號(hào)將在信號(hào)改變狀態(tài)之前到達(dá)驅(qū)動(dòng)端。反之

16、，反射信號(hào)將在信號(hào)改變狀態(tài)之后到達(dá)驅(qū)動(dòng)端。如果反射信號(hào)很強(qiáng)，疊加的波形就有可能會(huì)改變邏輯狀態(tài)。 （三）、高速信號(hào)的確定 上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件，但是如何得知線延時(shí)是否大于1/2驅(qū)動(dòng)端的信號(hào)上升時(shí)間？ 一般地，信號(hào)上升時(shí)間的典型值可通過(guò)器件手冊(cè)給出，而信號(hào)的傳播時(shí)間在PCB設(shè)計(jì)中由實(shí)際布線長(zhǎng)度決定。下圖為信號(hào)上升時(shí)間和允許的布線長(zhǎng)度(延時(shí))的對(duì)應(yīng)關(guān)系。     PCB 板上每單位英寸的延時(shí)為 0.167ns.。但是，如果過(guò)孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時(shí)將增大。通常高速邏輯器件的信號(hào)上升時(shí)間大約為0.2ns。如果板上有GaAs芯片，則最大布

17、線長(zhǎng)度為7.62mm。     設(shè)Tr 為信號(hào)上升時(shí)間， Tpd 為信號(hào)線傳播延時(shí)。如果Tr4Tpd，信號(hào)落在安全區(qū)域。如果2TpdTr4Tpd，信號(hào)落在不確定區(qū)域。如果Tr2Tpd，信號(hào)落在問(wèn)題區(qū)域。對(duì)于落在不確定區(qū)域及問(wèn)題區(qū)域的信號(hào)，應(yīng)該使用高速布線方法。 （四）、什么是傳輸線     PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值0.25-0.55 ohms/foot，因?yàn)榻^緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線中之后，連線上的最終阻抗稱(chēng)為特征阻抗Zo。

18、線徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號(hào)和信號(hào)最終的穩(wěn)定狀態(tài)將不同，這就引起信號(hào)在接收端產(chǎn)生反射，這個(gè)反射信號(hào)將傳回信號(hào)發(fā)射端并再次反射回來(lái)。隨著能量的減弱反射信號(hào)的幅度將減小，直到信號(hào)的電壓和電流達(dá)到穩(wěn)定。這種效應(yīng)被稱(chēng)為振蕩，信號(hào)的振蕩在信號(hào)的上升沿和下降沿經(jīng)常可以看到。 （五）、傳輸線效應(yīng) 基于上述定義的傳輸線模型，歸納起來(lái)，傳輸線會(huì)對(duì)整個(gè)電路設(shè)計(jì)帶來(lái)以下效應(yīng)。· 反射信號(hào)Reflected signals· 延時(shí)和時(shí)序錯(cuò)誤Delay & Timing errors· 多次跨越

19、邏輯電平門(mén)限錯(cuò)誤False Switching· 過(guò)沖與下沖Overshoot/Undershoot· 串?dāng)_Induced Noise (or crosstalk)· 電磁輻射EMI radiation 5.1 反射信號(hào) 推薦精選如果一根走線沒(méi)有被正確終結(jié)(終端匹配)，那么來(lái)自于驅(qū)動(dòng)端的信號(hào)脈沖在接收端被反射，從而引發(fā)不預(yù)期效應(yīng)，使信號(hào)輪廓失真。當(dāng)失真變形非常顯著時(shí)可導(dǎo)致多種錯(cuò)誤，引起設(shè)計(jì)失敗。同時(shí)，失真變形的信號(hào)對(duì)噪聲的敏感性增加了，也會(huì)引起設(shè)計(jì)失敗。如果上述情況沒(méi)有被足夠考慮，EMI將顯著增加，這就不單單影響自身設(shè)計(jì)結(jié)果，還會(huì)造成整個(gè)系統(tǒng)的失敗。  

20、   反射信號(hào)產(chǎn)生的主要原因：過(guò)長(zhǎng)的走線；未被匹配終結(jié)的傳輸線，過(guò)量電容或電感以及阻抗失配。 5.2 延時(shí)和時(shí)序錯(cuò)誤 信號(hào)延時(shí)和時(shí)序錯(cuò)誤表現(xiàn)為：信號(hào)在邏輯電平的高與低門(mén)限之間變化時(shí)保持一段時(shí)間信號(hào)不跳變。過(guò)多的信號(hào)延時(shí)可能導(dǎo)致時(shí)序錯(cuò)誤和器件功能的混亂。 通常在有多個(gè)接收端時(shí)會(huì)出現(xiàn)問(wèn)題。電路設(shè)計(jì)師必須確定最壞情況下的時(shí)間延時(shí)以確保設(shè)計(jì)的正確性。信號(hào)延時(shí)產(chǎn)生的原因：驅(qū)動(dòng)過(guò)載，走線過(guò)長(zhǎng)。 5.3 多次跨越邏輯電平門(mén)限錯(cuò)誤     信號(hào)在跳變的過(guò)程中可能多次跨越邏輯電平門(mén)限從而導(dǎo)致這一類(lèi)型的錯(cuò)誤。多次跨越邏輯電平門(mén)限錯(cuò)誤是信號(hào)振蕩的一種特殊的形式，即信

21、號(hào)的振蕩發(fā)生在邏輯電平門(mén)限附近，多次跨越邏輯電平門(mén)限會(huì)導(dǎo)致邏輯功能紊亂。反射信號(hào)產(chǎn)生的原因：過(guò)長(zhǎng)的走線，未被終結(jié)的傳輸線，過(guò)量電容或電感以及阻抗失配。 5.4 過(guò)沖與下沖    過(guò)沖與下沖來(lái)源于走線過(guò)長(zhǎng)或者信號(hào)變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護(hù)二極管保護(hù)，但有時(shí)這些過(guò)沖電平會(huì)遠(yuǎn)遠(yuǎn)超過(guò)元件電源電壓范圍，損壞元器件。 5.5 串?dāng)_ 串?dāng)_表現(xiàn)為在一根信號(hào)線上有信號(hào)通過(guò)時(shí)，在PCB板上與之相鄰的信號(hào)線上就會(huì)感應(yīng)出相關(guān)的信號(hào)，我們稱(chēng)之為串?dāng)_。 信號(hào)線距離地線越近，線間距越大，產(chǎn)生的串?dāng)_信號(hào)越小。異步信號(hào)和時(shí)鐘信號(hào)更容易產(chǎn)生串?dāng)_。因此解串?dāng)_的方法是移開(kāi)發(fā)生串?dāng)_的信號(hào)或

22、屏蔽被嚴(yán)重干擾的信號(hào)。 5.6 電磁輻射 EMI(Electro-Magnetic Interference)即電磁干擾，產(chǎn)生的問(wèn)題包含過(guò)量的電磁輻射及對(duì)電磁輻射的敏感性?xún)煞矫妗MI表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，會(huì)對(duì)周?chē)h(huán)境輻射電磁波，從而干擾周?chē)h(huán)境中電子設(shè)備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進(jìn)行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數(shù)和邊界條件設(shè)置又很困難，這將直接影響仿真結(jié)果的準(zhǔn)確性和實(shí)用性。最通常的做法是將控制EMI的各項(xiàng)設(shè)計(jì)規(guī)則應(yīng)用在設(shè)計(jì)的每一環(huán)節(jié)，實(shí)現(xiàn)在設(shè)計(jì)各環(huán)節(jié)上的規(guī)則驅(qū)動(dòng)和控制。 （六）、避免傳輸線效應(yīng)的方法 針對(duì)上述傳輸

23、線問(wèn)題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法。 6.1 嚴(yán)格控制關(guān)鍵網(wǎng)線的走線長(zhǎng)度 推薦精選如果設(shè)計(jì)中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應(yīng)的問(wèn)題?，F(xiàn)在普遍使用的很高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問(wèn)題。解決這個(gè)問(wèn)題有一些基本原則：如果采用CMOS或TTL電路進(jìn)行設(shè)計(jì)，工作頻率小于10MHz，布線長(zhǎng)度應(yīng)不大于7英寸。工作頻率在50MHz布線長(zhǎng)度應(yīng)不大于1.5英寸。如果工作頻率達(dá)到或超過(guò)75MHz布線長(zhǎng)度應(yīng)在1英寸。對(duì)于GaAs芯片最大的布線長(zhǎng)度應(yīng)為0.3英寸。如果超過(guò)這個(gè)標(biāo)準(zhǔn)，就存在傳輸線的問(wèn)題。 6.2 合理規(guī)劃走線的拓?fù)浣Y(jié)構(gòu) 解決傳輸線效應(yīng)的另一個(gè)方

24、法是選擇正確的布線路徑和終端拓?fù)浣Y(jié)構(gòu)。走線的拓?fù)浣Y(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)。當(dāng)使用高速邏輯器件時(shí)，除非走線分支長(zhǎng)度保持很短，否則邊沿快速變化的信號(hào)將被信號(hào)主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓?fù)浣Y(jié)構(gòu)，即菊花鏈(Daisy Chain)布線和星形(Star)分布。 對(duì)于菊花鏈布線，布線從驅(qū)動(dòng)端開(kāi)始，依次到達(dá)各接收端。如果使用串聯(lián)電阻來(lái)改變信號(hào)特性，串聯(lián)電阻的位置應(yīng)該緊靠驅(qū)動(dòng)端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實(shí)際設(shè)計(jì)中，我們是使菊花鏈布線中分支長(zhǎng)度盡可能短，安全的長(zhǎng)度值應(yīng)該是：Stub Delay

25、 <= Trt *0.1. 例如，高速TTL電路中的分支端長(zhǎng)度應(yīng)小于1.5英寸。這種拓?fù)浣Y(jié)構(gòu)占用的布線空間較小并可用單一電阻匹配終結(jié)。但是這種走線結(jié)構(gòu)使得在不同的信號(hào)接收端信號(hào)的接收是不同步的。 星形拓?fù)浣Y(jié)構(gòu)可以有效的避免時(shí)鐘信號(hào)的不同步問(wèn)題，但在密度很高的PCB板上手工完成布線十分困難。采用自動(dòng)布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應(yīng)和連線的特征阻抗相匹配。這可通過(guò)手工計(jì)算，也可通過(guò)CAD工具計(jì)算出特征阻抗值和終端匹配電阻值。 在上面的兩個(gè)例子中使用了簡(jiǎn)單的終端電阻，實(shí)際中可選擇使用更復(fù)雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率

26、消耗，但只能使用于信號(hào)工作比較穩(wěn)定的情況。這種方式最適合于對(duì)時(shí)鐘線信號(hào)進(jìn)行匹配處理。其缺點(diǎn)是RC匹配終端中的電容可能影響信號(hào)的形狀和傳播速度。 串聯(lián)電阻匹配終端不會(huì)產(chǎn)生額外的功率消耗，但會(huì)減慢信號(hào)的傳輸。這種方式用于時(shí)間延遲影響不大的總線驅(qū)動(dòng)電路。串聯(lián)電阻匹配終端的優(yōu)勢(shì)還在于可以減少板上器件的使用數(shù)量和連線密度。 最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點(diǎn)是不會(huì)拉低信號(hào)，并且可以很好的避免噪聲。典型的用于TTL輸入信號(hào)(ACT, HCT, FAST)。 此外，對(duì)于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD

27、封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。 垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長(zhǎng)的垂直安裝會(huì)增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過(guò)熱的電阻會(huì)出現(xiàn)漂移，在最壞的情況下電阻成為開(kāi)路，造成PCB走線終結(jié)匹配失效，成為潛在的失敗因素。 6.3 抑止電磁干擾的方法 很好地解決信號(hào)完整性問(wèn)題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對(duì)復(fù)雜的設(shè)計(jì)采用一個(gè)信號(hào)層配一個(gè)地線層是十分有效的方法。此外，使電路板的最外層信號(hào)的密度最小也是減少電磁輻射的好

28、方法，這種方法可采用"表面積層"技術(shù)"Build-up"設(shè)計(jì)制做PCB來(lái)實(shí)現(xiàn)。表面積層通過(guò)在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來(lái)實(shí)現(xiàn) ，電阻和電容可埋在表層下，單位面積上的走線密度會(huì)增加近一倍，因而可降低 PCB的體積。PCB 面積的縮小對(duì)走線的拓?fù)浣Y(jié)構(gòu)有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長(zhǎng)度，而電磁輻射近似正比于電流回路的面積；同時(shí)小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長(zhǎng)度下降，從而電流回路減小，提高電磁兼容特性。 推薦精選6.4 其它可采用技術(shù) 為減小集成電路芯片電源上的電壓瞬時(shí)過(guò)沖，應(yīng)該

29、為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射。 當(dāng)去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時(shí)，其平滑毛刺的效果最好。這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。 任何高速和高功耗的器件應(yīng)盡量放置在一起以減少電源電壓瞬時(shí)過(guò)沖。 如果沒(méi)有電源層，那么長(zhǎng)的電源連線會(huì)在信號(hào)和回路間形成環(huán)路，成為輻射源和易感應(yīng)電路。 走線構(gòu)成一個(gè)不穿過(guò)同一網(wǎng)線或其它走線的環(huán)路的情況稱(chēng)為開(kāi)環(huán)。如果環(huán)路穿過(guò)同一網(wǎng)線其它走線則構(gòu)成閉環(huán)。兩種情況都會(huì)形成天線效應(yīng)(線天線和環(huán)形天線)。天線對(duì)外產(chǎn)生EMI輻射，同時(shí)自身也是

30、敏感電路。閉環(huán)是一個(gè)必須考慮的問(wèn)題，因?yàn)樗a(chǎn)生的輻射與閉環(huán)面積近似成正比。 結(jié)束語(yǔ) 高速電路設(shè)計(jì)是一個(gè)非常復(fù)雜的設(shè)計(jì)過(guò)程，ZUKEN公司的高速電路布線算法(Route Editor)和EMC/EMI分析軟件(INCASES,Hot-Stage)應(yīng)用于分析和發(fā)現(xiàn)問(wèn)題。本文所闡述的方法就是專(zhuān)門(mén)針對(duì)解決這些高速電路設(shè)計(jì)問(wèn)題的。此外，在進(jìn)行高速電路設(shè)計(jì)時(shí)有多個(gè)因素需要加以考慮，這些因素有時(shí)互相對(duì)立。如高速器件布局時(shí)位置靠近，雖可以減少延時(shí)，但可能產(chǎn)生串?dāng)_和顯著的熱效應(yīng)。因此在設(shè)計(jì)中，需權(quán)衡各因素，做出全面的折衷考慮；既滿足設(shè)計(jì)要求，又降低設(shè)計(jì)復(fù)雜度。高速PCB設(shè)計(jì)手段的采用構(gòu)成了設(shè)計(jì)過(guò)程的可控性，只有

31、可控的，才是可靠的，也才能是成功的！ 目錄高速PCB設(shè)計(jì)指南之二                                   高速PCB設(shè)計(jì)指南之二 第一篇  高密度(HD)電路的設(shè)計(jì) 本文介紹，許多人把芯片規(guī)模的封裝看作是由便攜式電子產(chǎn)品所

32、需的空間限制的一個(gè)可行的解決方案，它同時(shí)滿足這些產(chǎn)品更高功能與性能的要求。為便攜式產(chǎn)品的高密度電路設(shè)計(jì)應(yīng)該為裝配工藝著想。 當(dāng)為今天價(jià)值推動(dòng)的市場(chǎng)開(kāi)發(fā)電子產(chǎn)品時(shí)，性能與可靠性是最優(yōu)先考慮的。為了在這個(gè)市場(chǎng)上競(jìng)爭(zhēng)，開(kāi)發(fā)者還必須注重裝配的效率，因?yàn)檫@樣可以控制制造成本。電子產(chǎn)品的技術(shù)進(jìn)步和不斷增長(zhǎng)的復(fù)雜性正產(chǎn)生對(duì)更高密度電路制造方法的需求。當(dāng)設(shè)計(jì)要求表面貼裝、密間距和向量封裝的集成電路時(shí)，可能要求具有較細(xì)的線寬和較密間隔的更高密度電路板?？墒牵雇磥?lái)，一些已經(jīng)在供應(yīng)微型旁路孔、序列組裝電路板的公司正大量投資來(lái)擴(kuò)大能力。這些公司認(rèn)識(shí)到便攜式電子產(chǎn)品對(duì)更小封裝的目前趨勢(shì)。單是通信與個(gè)人計(jì)算產(chǎn)品工業(yè)就

33、足以領(lǐng)導(dǎo)全球的市場(chǎng)。 推薦精選高密度電子產(chǎn)品的開(kāi)發(fā)者越來(lái)越受到幾個(gè)因素的挑戰(zhàn)：物理復(fù)雜元件上更密的引腳間隔、財(cái)力貼裝必須很精密、和環(huán)境許多塑料封裝吸潮，造成裝配處理期間的破裂。物理因素也包括安裝工藝的復(fù)雜性與最終產(chǎn)品的可靠性。進(jìn)一步的財(cái)政決定必須考慮產(chǎn)品將如何制造和裝配設(shè)備效率。較脆弱的引腳元件，如與與引腳間距的 ，可能在維護(hù)一個(gè)持續(xù)的裝配工藝合格率方面向裝配專(zhuān)家提出一個(gè)挑戰(zhàn)。最成功的開(kāi)發(fā)計(jì)劃是那些已經(jīng)實(shí)行工藝認(rèn)證的電路板設(shè)計(jì)指引和工藝認(rèn)證的焊盤(pán)幾何形狀。 在環(huán)境上，焊盤(pán)幾何形狀可能不同，它基于所用的安裝電子零件的焊接類(lèi)型。可能的時(shí)候，焊盤(pán)形狀應(yīng)該以一種對(duì)使用的安裝工藝透明的方式來(lái)定義。不管零

34、件是安裝在板的一面或兩面、經(jīng)受波峰、回流或其它焊接，焊盤(pán)與零件尺寸應(yīng)該優(yōu)化，以保證適當(dāng)?shù)暮附狱c(diǎn)與檢查標(biāo)準(zhǔn)。雖然焊盤(pán)圖案是在尺寸上定義的，并且因?yàn)樗怯≈瓢咫娐穾缀涡螤畹囊徊糠?，它們受到可生產(chǎn)性水平和與電鍍、腐蝕、裝配或其它條件有關(guān)的公差的限制。生產(chǎn)性方面也與阻焊層的使用和在阻焊與導(dǎo)體圖案之間的對(duì)齊定位有關(guān)。 1、焊盤(pán)的要求 國(guó)際電子技術(shù)委員會(huì) 的標(biāo)準(zhǔn)認(rèn)識(shí)到對(duì)焊接圓角或焊盤(pán)凸起條件的不同目標(biāo)的需要。這個(gè)新的國(guó)際標(biāo)準(zhǔn)確認(rèn)兩個(gè)為開(kāi)發(fā)焊盤(pán)形狀提供信息的基本方法： )基于工業(yè)元件規(guī)格、電路板制造和元件貼裝精度能力的準(zhǔn)確資料。這些焊盤(pán)形狀局限于一個(gè)特定的元件，有一個(gè)標(biāo)識(shí)焊盤(pán)形狀的編號(hào)。 )一些方程式可用來(lái)

35、改變給定的信息，以達(dá)到一個(gè)更穩(wěn)健的焊接連接，這是用于一些特殊的情況，在這些情況中用于貼裝或安裝設(shè)備比在決定焊盤(pán)細(xì)節(jié)時(shí)所假設(shè)的精度有或多或少的差別。該標(biāo)準(zhǔn)為用于貼裝各種引腳或元件端子的焊盤(pán)定義了最大、中等和最小材料情況。除非另外標(biāo)明，這個(gè)標(biāo)準(zhǔn)將所有三中“希望目標(biāo)”標(biāo)記為一級(jí)、二級(jí)或三級(jí)。 一級(jí)：最大 用于低密度產(chǎn)品應(yīng)用，“最大”焊盤(pán)條件用于波峰或流動(dòng)焊接無(wú)引腳的片狀元件和有引腳的翅形元件。為這些元件以及向內(nèi)的型引腳元件配置的幾何形狀可以為手工焊接和回流焊接提供一個(gè)較寬的工藝窗口。 二級(jí)：中等 具有中等水平元件密度的產(chǎn)品可以考慮采用這個(gè)“中等”的焊盤(pán)幾何形狀。與標(biāo)準(zhǔn)焊盤(pán)幾何形狀非常相似，為所有元件

36、類(lèi)型配置的中等焊盤(pán)將為回流焊接工藝提供一個(gè)穩(wěn)健的焊接條件，并且應(yīng)該為無(wú)引腳元件和翅形引腳類(lèi)元件的波峰或流動(dòng)焊接提供適當(dāng)?shù)臈l件。 三級(jí)：最小 具有高元件密度的產(chǎn)品通常是便攜式產(chǎn)品應(yīng)用可以考慮“最小”焊盤(pán)幾何形狀。最小焊盤(pán)幾何形狀的選擇可能不適合于所有的產(chǎn)品。在采用最小的焊盤(pán)形狀之前，使用這應(yīng)該考慮產(chǎn)品的限制條件，基于表格中所示的條件進(jìn)行試驗(yàn)。 在中所提供的以及在中所配置的焊盤(pán)幾何形狀應(yīng)該接納元件公差和工藝變量。雖然在標(biāo)準(zhǔn)中的焊盤(pán)已經(jīng)為使用者的多數(shù)裝配應(yīng)用提供一個(gè)穩(wěn)健的界面，但是一些公司已經(jīng)表示了對(duì)采用最小焊盤(pán)幾何形狀的需要，以用于便攜式電子產(chǎn)品和其它獨(dú)特的高密度應(yīng)用。 推薦精選國(guó)際焊盤(pán)標(biāo)準(zhǔn)()了

37、解到更高零件密度應(yīng)用的要求，并提供用于特殊產(chǎn)品類(lèi)型的焊盤(pán)幾何形狀的信息。這些信息的目的是要提供適當(dāng)?shù)谋砻尜N裝焊盤(pán)的尺寸、形狀和公差，以保證適當(dāng)焊接圓角的足夠區(qū)域，也允許對(duì)這些焊接點(diǎn)的檢查、測(cè)試和返工。 圖一和表一所描述的典型的三類(lèi)焊盤(pán)幾何形狀是為每一類(lèi)元件所提供的：最大焊盤(pán)(一級(jí))、中等焊盤(pán)(二級(jí))和最小焊盤(pán)(三級(jí))。 圖一、兩個(gè)端子的、矩形電容與電阻元件的IEC標(biāo)準(zhǔn)可以不同以滿足特殊產(chǎn)品應(yīng)用 焊盤(pán)特性 最大一級(jí) 中等二級(jí) 最小三級(jí)腳趾-焊盤(pán)突出 0.6 0.4 0.2腳跟-焊盤(pán)突出 0.0 0.0 0.0側(cè)面-焊盤(pán)突出 0.1 0.0 0.0開(kāi)井余量 0.5 0.25 0.05圓整因素 最近

38、0.5 最近0.05 最近0.05 表一、矩形與方形端的元件(陶瓷電容與電阻) (單位:mm) 焊接點(diǎn)的腳趾、腳跟和側(cè)面圓角必須針對(duì)元件、電路板和貼裝精度偏差的公差平方和。如圖二所示，最小的焊接點(diǎn)或焊盤(pán)突出是隨著公差變量而增加的（表二）。 圖二、帶狀翅形引腳元件的IEC標(biāo)準(zhǔn)定義了三種可能的變量以滿足用戶(hù)的應(yīng)用 焊盤(pán)特性 最大一級(jí) 中等二級(jí) 最小三級(jí)腳趾-焊盤(pán)突出 0.8 0.5 0.2腳跟-焊盤(pán)突出 0.5 0.35 0.2側(cè)面-焊盤(pán)突出 0.05 0.05 0.03開(kāi)井余量 0.5 0.25 0.05圓整因素 最近0.5 最近0.05 最近0.05 表二、平帶L形與翅形引腳(大于0.625m

39、m的間距) (單位:mm) 如果這些焊盤(pán)的用戶(hù)希望對(duì)貼裝和焊接設(shè)備有一個(gè)更穩(wěn)健的工藝條件，那么分析中的個(gè)別元素可以改變到新的所希望的尺寸條件。這包括元件、板或貼裝精度的擴(kuò)散，以及最小的焊接點(diǎn)或焊盤(pán)突出的期望（表，和）。 用于焊盤(pán)的輪廓公差方法的方式與元件的類(lèi)似。所有焊盤(pán)公差都是要對(duì)每一個(gè)焊盤(pán)以最大尺寸提供一個(gè)預(yù)計(jì)的焊盤(pán)圖形。單向公差是要減小焊盤(pán)尺寸，因此得當(dāng)焊接點(diǎn)形成的較小區(qū)域。為了使開(kāi)孔的尺寸標(biāo)注系統(tǒng)容易，焊盤(pán)是跨過(guò)內(nèi)外極限標(biāo)注尺寸的。 在這個(gè)標(biāo)準(zhǔn)中，尺寸標(biāo)注概念使用極限尺寸和幾何公差來(lái)描述焊盤(pán)允許的最大與最小尺寸。當(dāng)焊盤(pán)在其最大尺寸時(shí)，結(jié)果可能是最小可接受的焊盤(pán)之間的間隔；相反，當(dāng)焊盤(pán)在其

40、最小尺寸時(shí)，結(jié)果可能是最小的可接受焊盤(pán)，需要達(dá)到可靠的焊接點(diǎn)。這些極限允許判斷焊盤(pán)通過(guò)不通過(guò)的條件。 假設(shè)焊盤(pán)幾何形狀是正確的，并且電路結(jié)構(gòu)的最終都滿足所有規(guī)定標(biāo)準(zhǔn)，焊接缺陷應(yīng)該可以減少；盡管如此，焊接缺陷還可能由于材料與工藝變量而發(fā)生。為密間距 開(kāi)發(fā)焊盤(pán)的設(shè)計(jì)者必須建立一個(gè)可靠的焊接連接所要求的最小腳尖與腳跟，以及在元件封裝特征上允許最大與最小推薦精選或至少的材料條件。 表三、J形引腳 (單位:mm) 焊盤(pán)特性 最大一級(jí) 中等二級(jí) 最小三級(jí)腳趾-焊盤(pán)突出 0.2 0.2 0.2腳跟-焊盤(pán)突出 0.8 0.6 0.4側(cè)面-焊盤(pán)突出 0.1 0.05 0.0開(kāi)井余量 1.5 0.8 0.2圓整因

41、素 最近0.5 最近0.05 最近0.05 表四、圓柱形端子（MELF） (單位:mm) 焊盤(pán)特性 最大一級(jí) 中等二級(jí) 最小三級(jí)腳趾-焊盤(pán)突出 1.0 0.4 0.2腳跟-焊盤(pán)突出 0.2 0.1 0.0側(cè)面-焊盤(pán)突出 0.2 0.1 0.0開(kāi)井余量 0.2 0.25 0.25圓整因素 最近0.5 最近0.05 最近0.05 表五、只有底面的端子 (單位:mm) 焊盤(pán)特性 最大一級(jí) 中等二級(jí) 最小三級(jí)腳趾-焊盤(pán)突出 0.2 0.1 0腳跟-焊盤(pán)突出 0.2 0.1 0側(cè)面-焊盤(pán)突出 0.2 0.1 0開(kāi)井余量 0.25 0.1 0.05圓整因素 最近0.5 最近0.05 最近0.05 表六、內(nèi)

42、向L形帶狀引腳 (單位:mm) 焊盤(pán)特性 最大一級(jí) 中等二級(jí) 最小三級(jí)腳趾-焊盤(pán)突出 0.1 0.1 0.0腳跟-焊盤(pán)突出 1.0 0.5 0.2側(cè)面-焊盤(pán)突出 0.1 0.1 0.1開(kāi)井余量 0.5 0.25 0.05圓整因素 最近0.5 最近0.05 最近0.05 2、BGA與CAP 封裝已經(jīng)發(fā)展到滿足現(xiàn)在的焊接安裝技術(shù)。塑料與陶瓷元件具有相對(duì)廣泛的接觸間距（，和），而相對(duì)而言，芯片規(guī)模的柵格間距為，和。與密間距元件兩者相對(duì)于密間距引腳框架封裝的都不容易損壞，并且標(biāo)準(zhǔn)允許選擇性地減少接觸點(diǎn)，以滿足特殊的輸入輸出（）要求。當(dāng)為元件建立接觸點(diǎn)布局和引線排列時(shí)，封裝開(kāi)發(fā)者必須考慮芯片設(shè)計(jì)以及芯片

43、塊的尺寸和形狀。在技術(shù)引線排列時(shí)的另一個(gè)要面對(duì)的問(wèn)題是芯片的方向芯片模塊的焊盤(pán)向上或向下。芯片模塊“面朝上”的結(jié)構(gòu)通常是當(dāng)供應(yīng)商正在使用（）（內(nèi)插器）技術(shù)時(shí)才采用的。 推薦精選 元件構(gòu)造，以及在其制造中使用的材料結(jié)合，不在這個(gè)工業(yè)標(biāo)準(zhǔn)與指引中定義。每一個(gè)制造商都將企圖將其特殊的結(jié)構(gòu)勝任用戶(hù)所定義的應(yīng)用。例如消費(fèi)產(chǎn)品可能有一個(gè)相對(duì)良好的工作環(huán)境，而工業(yè)或汽車(chē)應(yīng)用的產(chǎn)品經(jīng)常必須運(yùn)行在更大的壓力條件下。取決于制造所選擇材料的物理特性，可能要使用到倒裝芯片或引線接合技術(shù)。因?yàn)樾酒惭b結(jié)構(gòu)是剛性材料，芯片模塊安裝座一般以導(dǎo)體定中心，信號(hào)從芯片模塊焊盤(pán)走入接觸球的排列矩陣。 在該文件中詳細(xì)敘述的柵格陣列封

44、裝外形在的出版物中提供。方形， 定義一種較小的矩形塑料元件類(lèi)別，接觸點(diǎn)間隔為。該矩陣元件的總的外形規(guī)格允許很大的靈活性，如引腳間隔、接觸點(diǎn)矩陣布局與構(gòu)造。 定義各種塑料封裝的。方形輪廓覆蓋的尺寸從，三種接觸點(diǎn)間隔 ，和。 球接觸點(diǎn)可以單一的形式分布，行與列排列有雙數(shù)或單數(shù)。雖然排列必須保持對(duì)整個(gè)封裝外形的對(duì)稱(chēng)，但是各元件制造商允許在某區(qū)域內(nèi)減少接觸點(diǎn)的位置。 3、芯片規(guī)模的BGA變量 針對(duì)“密間距”和“真正芯片大小”的封裝，最近開(kāi)發(fā)的 指引提出許多物理屬性，并為封裝供應(yīng)商提供“變量”形式的靈活性。 批準(zhǔn)的第一份對(duì)密間距元件類(lèi)別的文件是注冊(cè)外形，具有基本間距接觸點(diǎn)排列的統(tǒng)一方形封裝系列。 封裝尺

45、寸范圍從，總的高度(定義為“薄的輪廓”)限制到從貼裝表面最大為。下面的例子代表為將來(lái)的標(biāo)準(zhǔn)考慮的一些其它變量。 球間距與球尺寸將也會(huì)影響電路布線效率。許多公司已經(jīng)選擇對(duì)較低數(shù)的不采用間距。較大的球間距可能減輕最終用戶(hù)對(duì)更復(fù)雜的印刷電路板()技術(shù)的需求。 的接觸點(diǎn)排列間隔是推薦最小的。接觸點(diǎn)直徑規(guī)定為，公差范圍為最小、最大?？墒谴蠖鄶?shù)采用間距的應(yīng)用將依靠電路的次表面布線。直徑上小至的焊盤(pán)之間的間隔寬度只夠連接一根（）寬度的電路。將許多多余的電源和接地觸點(diǎn)分布到矩陣的周?chē)?，這樣將提供對(duì)排列矩陣的有限滲透。這些較高數(shù)的應(yīng)用更可能決定于多層、盲孔或封閉的焊盤(pán)上的電鍍旁路孔()技術(shù)。 4、考慮封裝技術(shù)

46、元件的環(huán)境與電氣性能可能是與封裝尺寸一樣重要的問(wèn)題。用于高密度、高應(yīng)用的封裝技術(shù)首先必須滿足環(huán)境標(biāo)準(zhǔn)。例如，那些使用剛性?xún)?nèi)插器()結(jié)構(gòu)的、由陶瓷或有機(jī)基板制造的不能緊密地配合硅芯片的外形。元件四周的引線接合座之間的互連必須流向內(nèi)面。* 封裝結(jié)構(gòu)的一個(gè)實(shí)際優(yōu)勢(shì)是它在硅芯片模塊外形內(nèi)提供所有電氣界面的能力。 使用一種高級(jí)的聚酰胺薄膜作為其基體結(jié)構(gòu)，并且使用半加成銅電鍍工藝來(lái)完成芯片上鋁接合座與聚酰胺內(nèi)插器上球接觸座之間的互連。依順材料的獨(dú)特結(jié)合使元件能夠忍受極端惡劣的環(huán)境。這種封裝已經(jīng)由一些主要的制造商用來(lái)滿足具有廣泛運(yùn)作環(huán)境的應(yīng)用。 超過(guò)家主要的制造商和封裝服務(wù)提供商已經(jīng)采用了封裝。定義為“面朝

47、下”的封裝，元件外形密切配合芯片模塊的外形，芯片上的鋁接合焊盤(pán)放于朝向球接觸點(diǎn)和表面的位置。這種結(jié)構(gòu)在工業(yè)中有最廣泛的認(rèn)同，因?yàn)槠浣⒌幕A(chǔ)結(jié)構(gòu)和無(wú)比的可靠性。推薦精選封裝的材料與引腳設(shè)計(jì)的獨(dú)特系統(tǒng)是在物理上順應(yīng)的，補(bǔ)償了硅芯片與結(jié)構(gòu)的溫度膨脹系統(tǒng)的較大差別。 5、安裝座計(jì)劃 推薦給元件的安裝座或焊盤(pán)的幾何形狀通常是圓形的，可以調(diào)節(jié)直徑來(lái)滿足接觸點(diǎn)間隔和尺寸的變化。焊盤(pán)直徑應(yīng)該不大于封裝上接觸點(diǎn)或球的直徑，經(jīng)常比球接觸點(diǎn)規(guī)定的正常直徑小。在最后確定焊盤(pán)排列與幾何形狀之前，參考第節(jié)或制造商的規(guī)格。有兩種方法用來(lái)定義安裝座：定義焊盤(pán)或銅，定義阻焊，如圖三所示。 圖三、的焊盤(pán)可以通過(guò)化學(xué)腐蝕的圖案來(lái)

48、界定，無(wú)阻焊層或有阻焊層疊加在焊盤(pán)圓周上（阻焊層界定）。 銅定義焊盤(pán)圖形 通過(guò)腐蝕的銅界定焊盤(pán)圖形。阻焊間隔應(yīng)該最小離腐蝕的銅焊盤(pán)。對(duì)要求間隔小于所推薦值的應(yīng)用，咨詢(xún)印制板供應(yīng)商。 阻焊定義焊盤(pán)圖形 如果使用阻焊界定的圖形，相應(yīng)地調(diào)整焊盤(pán)直徑，以保證阻焊的覆蓋。 元件上的焊盤(pán)間隔活間距是“基本的”，因此是不累積的；可是，貼裝精度和制造公差必須考慮。如前面所說(shuō)的，的焊盤(pán)一般是圓形的、阻焊界定或腐蝕阻焊脫離焊盤(pán)界定的。雖然較大間距的將接納電路走線的焊盤(pán)之間的間隔，較高的元件將依靠電鍍旁路孔來(lái)將電路走到次表面層。表七所示的焊盤(pán)幾何形狀推薦一個(gè)與名義標(biāo)準(zhǔn)接觸點(diǎn)或球的直徑相等或稍小的直徑。 表七、 BG

49、A元件安裝的焊盤(pán)圖形 接觸點(diǎn)間距（基本的） 標(biāo)準(zhǔn)球直徑 焊盤(pán)直徑 (mm)最小 名義 最大 最小 - 最大0.05 0.25 0.30 0.35 0.25-0.300.65 0.25 0.30 0.35 0.25-0.300.65 0.35 0.40 0.45 0.35-0.400.80 0.25 0.30 0.35 0.25-0.300.80 0.35 0.40 0.45 0.35-0.400.80 0.45 0.50 0.55 0.40-0.501.00 0.55 0.60 0.65 0.50-0.601.27 0.70 0.75 0.80 0.60-0.701.50 0.70 0.75

50、0.80 0.60-0.70目錄PCB Layout指南(上)                                       PCB Layout指南(上)     1. 一般

51、規(guī)則    1.1 PCB板上預(yù)劃分?jǐn)?shù)字、模擬、DAA信號(hào)布線區(qū)域。推薦精選    1.2 數(shù)字、模擬元器件及相應(yīng)走線盡量分開(kāi)并放置於各自的布線區(qū)域內(nèi)。    1.3 高速數(shù)字信號(hào)走線盡量短。    1.4 敏感模擬信號(hào)走線盡量短。    1.5 合理分配電源和地。    1.6 DGND、AGND、實(shí)地分開(kāi)。    1.7 電源及臨界信號(hào)走線使用寬線。   

52、; 1.8 數(shù)字電路放置於并行總線/串行DTE接口附近，DAA電路放置於電話線接口附近。     2. 元器件放置    2.1 在系統(tǒng)電路原理圖中：    a) 劃分?jǐn)?shù)字、模擬、DAA電路及其相關(guān)電路；    b) 在各個(gè)電路中劃分?jǐn)?shù)字、模擬、混合數(shù)字/模擬元器件；    c) 注意各IC芯片電源和信號(hào)引腳的定位。     2.2 初步劃分?jǐn)?shù)字、模擬、DAA電路在PCB板上的布線區(qū)域(一般比例2/1/1)，數(shù)字、模

53、擬元器件及其相應(yīng)走線盡量遠(yuǎn)離并限定在各自的布線區(qū)域內(nèi)。    Note:當(dāng)DAA電路占較大比重時(shí)，會(huì)有較多控制/狀態(tài)信號(hào)走線穿越其布線區(qū)域，可根據(jù)當(dāng)?shù)匾?guī)則限定做調(diào)整，如元器件間距、高壓抑制、電流限制等。     2.3 初步劃分完畢後，從Connector和Jack開(kāi)始放置元器件：    a) Connector和Jack周?chē)舫霾寮奈恢茫?#160;   b) 元器件周?chē)舫鲭娫春偷刈呔€的空間；    c) Socket周?chē)舫鱿鄳?yīng)插件的位置。

54、60;   2.4 首先放置混合型元器件(如Modem器件、A/D、D/A轉(zhuǎn)換芯片等)：    a) 確定元器件放置方向，盡量使數(shù)字信號(hào)及模擬信號(hào)引腳朝向各自布線區(qū)域；    b) 將元器件放置在數(shù)字和模擬信號(hào)布線區(qū)域的交界處。     2.5 放置所有的模擬器件：    a) 放置模擬電路元器件，包括DAA電路；    b) 模擬器件相互靠近且放置在PCB上包含TXA1、TXA2、RIN、VC、VREF信號(hào)走線的一面；

55、60;   c) TXA1、TXA2、RIN、VC、VREF信號(hào)走線周?chē)苊夥胖酶咴肼曉骷?#160;   d) 對(duì)於串行DTE模塊，DTE EIA/TIA-232-E    系列接口信號(hào)的接收/驅(qū)動(dòng)器盡量靠近Connector并遠(yuǎn)離高頻時(shí)鐘信號(hào)走線，以減少/避免每條線上增加的噪聲抑制器件，如阻流圈和電容等。     2.6 放置數(shù)字元器件及去耦電容：    a) 數(shù)字元器件集中放置以減少走線長(zhǎng)度；    b) 在IC的電源/地間放

56、置0.1uF的去耦電容，連接走線盡量短以減小EMI；    c) 對(duì)并行總線模塊，元器件緊靠    Connector邊緣放置，以符合應(yīng)用總線接口標(biāo)準(zhǔn)，如ISA總線走線長(zhǎng)度限定在2.5in；    d) 對(duì)串行DTE模塊，接口電路靠近Connector；    e) 晶振電路盡量靠近其驅(qū)動(dòng)器件。eg:晶振因盡量靠近c(diǎn)pu。     2.7 各區(qū)域的地線，通常用0電阻或bead在一點(diǎn)或多點(diǎn)相連。 推薦精選    3.

57、信號(hào)走線    3.1 Modem信號(hào)走線中，易產(chǎn)生噪聲的信號(hào)線和易受干擾的信號(hào)線盡量遠(yuǎn)離，如無(wú)法避免時(shí)要用中性信號(hào)線隔離。Modem易產(chǎn)生噪聲的信號(hào)引腳、中性信號(hào)引腳、易受干擾的信號(hào)引腳如下表所示：=| Noise Source | neutral | noisesensitive -+-+-+-VDD,GND, AGND | | 31,38,34,37 | -+-+-+-Crystal | 52,53 | | -+-+-+-Reset | | 35 | -+-+-+-Memory BUS| 1-6,9-10,12-13 | | 43-50,58-68 | | -+-+-+-NVRAM | | 39,42 | -+-+-+-Telephone | | 7-8,36,51,54 | 24-25,30,32-33 -+-+-+-Audio | | | 23,26-29 -+-+-+-串行DTE | 40-41 | 11,14-22,55-57 | = =| Noise Source | neutral | noisesensitive -+-+-