存儲器數(shù)據(jù)的軟誤差率問題

1、存儲器數(shù)據(jù)的軟誤差率 (SER)問題軟誤差率 (SER)問題是于上個(gè)世紀(jì) 70 年代后期作為一項(xiàng)存儲器數(shù)據(jù)課題而受到 人們的廣泛關(guān)注的，當(dāng)時(shí) DRAM開始呈現(xiàn)出隨機(jī)故障的征兆。隨著工藝幾何尺寸 的不斷縮小，引起失調(diào)所需的臨界電荷的減少速度要比存儲單元中的電荷聚集 區(qū)的減小速度快得多。這意味著：當(dāng)采用諸如 90nm這樣的較小工藝幾何尺寸 時(shí)，軟誤差是一個(gè)更加值得關(guān)注的問題，并需要采取進(jìn)一步的措施來確保軟誤 差率被維持在一個(gè)可以接受的水平上。 SER的傾向和含意工藝尺寸的壓縮軟誤差率 (SER) 問題是于上個(gè)世紀(jì) 70 年代后期作為一項(xiàng)存儲器數(shù)據(jù)課題而受到 人們的廣泛關(guān)注的，當(dāng)時(shí) DRAM開始呈現(xiàn)

2、出隨機(jī)故障的征兆。隨著工藝幾何尺寸 的不斷縮小，引起失調(diào)所需的臨界電荷的減少速度要比存儲單元中的電荷聚集 區(qū)的減小速度快得多。這意味著： 當(dāng)采用諸如 90nm這樣的較小工藝幾何尺寸 時(shí)，軟誤差是一個(gè)更加值得關(guān)注的問題，并需要采取進(jìn)一步的措施來確保軟誤 差率被維持在一個(gè)可以接受的水平上。SER的傾向和含意工藝尺寸的壓縮已經(jīng)是實(shí)現(xiàn)行業(yè)生存的主要工具，而且對增加密度、改善性能 和降低成本起著重要的推動作用。隨著器件加工工藝向深亞微米門信號寬度 (0.25mm 90nm?)邁進(jìn)，存儲器產(chǎn)品的單元尺寸繼續(xù)縮小，從而導(dǎo)致電壓越來 越低(5V3.3V1.8V)以及存儲單元內(nèi)部 電容的減小 ( 10fF 5f

3、F ) 。由 于電容的減小，存儲器件中的臨界電荷量 ( 一個(gè)存儲單元用于保存數(shù)據(jù)所需的最 小電荷量 ) 繼續(xù)縮小，因而使得它們對 SER的自然抵御能力下降。這反過來又意 味著能量低得多的 a 粒子或宇宙射線都有可能對存儲單元形成干擾。系統(tǒng)級的含意和重要性 軟誤差是以 FIT 來衡量的。 FIT 率只不過是 10 億個(gè)器件操作小時(shí)中所出現(xiàn)的故 障數(shù)。 1000 FIT 對應(yīng)于一個(gè)約 144年的 MTTF(平均無故障時(shí)間 ) 。為了對軟誤差 的重要性有所了解，我們不妨來看一下它們在典型存儲應(yīng)用中所具有的潛在影 響的一些實(shí)例。比如，一部采用了一個(gè)軟誤差率為 1000 FIT/Mbit 的 4Mbit

4、 低 功率存儲器的蜂窩電話將很可能每 28 年出現(xiàn)一次軟誤差。而一個(gè)采用了軟誤差 率為 600 FIT/Mbit 的 100Gbits 同步 SRAM的標(biāo)準(zhǔn)高端路由器則有可能每 17 個(gè) 小時(shí)出現(xiàn)一次錯(cuò)誤。此外，軟誤差之所以重要還在于目前其 FIT 率是硬可靠性 故障的典型 FIT 率的 10 倍以上。顯然，對于蜂窩電話而言軟誤差并無大礙，但 那些采用大量存儲器的系統(tǒng)則有可能受到嚴(yán)重影響。SER的根源現(xiàn)在，您對軟誤差已經(jīng)有了一個(gè)總的概念，下面對這些引發(fā)軟誤差的不同根源 的機(jī)理逐個(gè)做一下簡單的探討。&alpha ; 粒子的影響 半導(dǎo)體器件封裝所采用的壓?；衔镏杏锌赡芎兄T如 Th232

5、 和 U238等雜 質(zhì)，這些物質(zhì)往往會隨著時(shí)間的推移發(fā)生衰變。這些雜質(zhì)會釋放出能量范圍為 2"9MeV（百萬電子伏特）的 粒子。在硅材料中，形成電子空穴對所需的能量為 3.6eV。這就意味著 粒子有可能生成約 106 個(gè)電子空穴對。耗盡區(qū)中的電場 將導(dǎo)致電荷漂移，從而使晶體管承受 電流擾動。如果電荷轉(zhuǎn)移量在 0 或 1 的狀 態(tài)下超過了存儲于存儲單元中的臨界電荷量 （QCRIT），則存儲數(shù)據(jù)會發(fā)生翻轉(zhuǎn)。宇宙射線的影響 高能量的宇宙射線和太陽粒子會與高空大氣層起反應(yīng)。當(dāng)發(fā)生這種情況時(shí)，將 產(chǎn)生高能量的質(zhì)子和中子。中子尤其難對付，因?yàn)樗鼈兡軌驖B透到大多數(shù)人造 結(jié)構(gòu)中（例如，中子能夠輕易地

6、穿透 5 英尺厚的混凝土 ） 。這種影響的強(qiáng)度會隨 著所處的緯度和海拔高度的不同而變化。在倫敦，該影響要比在赤道地區(qū)嚴(yán)重 1.2 倍。在丹佛，由于其地處高海拔，因此這種影響要比地處海平面的舊金山 強(qiáng)三倍。而在飛機(jī)上，這種影響將是地面上的 100"800 倍。高能量中子的能量范圍為 10"800MeV，而且，由于它們不帶電荷，所以與硅材 料的反應(yīng)不同于 粒子。事實(shí)上，中子必須轟擊硅原子核才會引起軟誤差。這 種碰撞有可能產(chǎn)生 粒子及其他質(zhì)量較重的離子，從而生成電子空穴對，但這 種電子空穴所具有的能量比來自壓模化合物的典型 粒子所具有的能量高。熱中子的影響熱中子有可能是導(dǎo)致軟故障

7、的一個(gè)主要根源，它們所具有的能量一般非常低 （ 約 25meV）。這些低能量中子很容易被大量存在于 BPSG硼（ 磷硅酸鹽玻璃 ） 電介質(zhì)層 當(dāng)中的 B10 同位素所俘獲。俘獲中子將導(dǎo)致一個(gè)產(chǎn)生裂變的鋰、一個(gè) 粒子和一根 射線。熱中子只在存在 BPSG的情況下才是一項(xiàng)問題。所以熱中子對 SER的這一影響可以通過徹底放棄使用 B10來抵消。表 1 為產(chǎn)生軟誤差根源的 比較。測量技術(shù)測量器件對軟誤差的敏感度有 多種 方法。一種方法是加速測量，另一種方法涉 及系統(tǒng)級測量。測試地點(diǎn)所處的地理位置對于最終獲得的數(shù)據(jù)有著很大的影 響。為了最大限度地減小不同公司之間的測量數(shù)據(jù)差異，并在不同的產(chǎn)品售主 之間維

8、持一個(gè)公共的基準(zhǔn)點(diǎn)，業(yè)界采取的標(biāo)準(zhǔn)是讓所有的售主公布其調(diào)整至紐 約市/ 海平面這一地理位置的 SER FIT率。加速 SER數(shù)據(jù)測量有兩種方法： 粒子加速測試和宇宙射線加速測試。器件對 粒子的敏感性可通過在去封頭芯片上布設(shè)一個(gè)釷或鈾離子源，并測量某一特 定時(shí)間內(nèi)的總失調(diào)數(shù)以及推斷 Fit/Mbits 的方法來測定。上述的兩種加速數(shù)據(jù)測量法是對 FIT 率的一個(gè)合理的近似，但往往夸大了實(shí)際 的故障率。加速數(shù)據(jù)可被用作計(jì)算一個(gè)系統(tǒng) SER測量所需總時(shí)間的良好近似。另一方面，系統(tǒng) SER測量需要在電路板上布設(shè)數(shù)以千計(jì)的器件，并對系統(tǒng)進(jìn)行 連續(xù)監(jiān)控，以測量所產(chǎn)生的失調(diào)的總數(shù)。系統(tǒng) SER是 粒子和宇宙

9、射線 SER的 累積，而且，該數(shù)據(jù)在很大程度上取決于系統(tǒng)所處的地理位置。消除一個(gè)系統(tǒng) 中的 粒子 -宇宙射線影響的良策之一是在把系統(tǒng)置于數(shù)米深的地下 （此時(shí)宇宙 射線的影響可以忽略 ）的情況下進(jìn)行數(shù)據(jù)測量，并隨后在高海拔上 （此時(shí) 粒子 的影響完全可以忽略不計(jì) ） 對系統(tǒng)實(shí)施監(jiān)控。（ 而不是器件 ） 的層系統(tǒng)軟誤差率測量成本相當(dāng)昂貴，常常由存儲器售主從技術(shù)面上來進(jìn)行，旨在縮減成本。抑制 SER降低 SER的方法分為幾類，包括工藝變更 （埋層、三層阱等 ） 、電路強(qiáng)化 （阻性反 饋、在存儲節(jié)點(diǎn)上設(shè)置較高的電容、較高的驅(qū)動電壓等 ） 、設(shè)計(jì)強(qiáng)化 （ 冗余等）和 系統(tǒng)級變更。系統(tǒng)級對策在系統(tǒng)級上，可

10、根據(jù)讀操作來進(jìn)行誤差檢測和 校正，并通過使 SRAM的延遲 （等 待時(shí)間）略有增加的方法來抑制 SRAM的 SER上升。這樣可對數(shù)據(jù)進(jìn)行一位誤差 校正并報(bào)告多位誤差。還可以借助系統(tǒng)和存儲器架構(gòu)設(shè)計(jì)來實(shí)現(xiàn)某些改進(jìn)。存 儲器拓?fù)湮粓D可以按照使一個(gè)實(shí)際的多位事件在一個(gè)字節(jié)中導(dǎo)致一個(gè)多位或一 位誤差的方式來構(gòu)成。 ECC在校正一位誤差方面是非常有效的，但采用它同時(shí) 也意味著芯片面積將至少增加 20%。器件工藝 / 封裝級對策從器件設(shè)計(jì)的角度來看，抑制 SER并增強(qiáng)器件對 SER的抵御能力的途徑之一是 增加存儲單元中所存儲的臨界電荷量。人們注意到， PMOS門限電壓可減少存儲 單元的恢復(fù)時(shí)間，這間接起到了提高 SER抵御能力的作用。另外，在發(fā)生軟誤 差期間所產(chǎn)生的電荷可利用埋入式結(jié)點(diǎn) （三層阱架構(gòu) ） 來驅(qū)散，以增加遠(yuǎn)離放射 性區(qū)的再結(jié)合。這將生成一個(gè)與 NMOS耗盡層方向相反的電場，并強(qiáng)制電荷進(jìn)入 襯底。然而，這種三層阱架構(gòu)只是在輻射發(fā)生于 NMOS區(qū)域中的時(shí)候才能起到一 定的補(bǔ)救作用。結(jié)語隨著加工工藝尺寸的日益縮小，“軟”誤差對存儲器件的影響已經(jīng)從原先的 “