畢業(yè)設(shè)計（論文）基于FPGA的高速信號模擬發(fā)生器

1、北京理工大學(xué)畢業(yè)設(shè)計（論文）1 緒論1.1 課題的研究背景和意義在雷達系統(tǒng)的開發(fā)和研制過程中，對雷達系統(tǒng)性能的調(diào)試和測試是其中一個重要環(huán)節(jié)。如果雷達的整機調(diào)試和性能鑒定都采用外場試飛，即用真實目標(biāo)的飛行來給雷達提供測試信號，那么將耗費大量的人力、物力和財力，使研制周期加長，特別是對于機載和航天雷達尤其如此。此外，外場實驗無法重現(xiàn)特定的場景，不滿足某些調(diào)試的要求。因此，利用現(xiàn)代仿真技術(shù)產(chǎn)生逼真的雷達回波模擬信號是非常必要的，它對雷達技術(shù)的發(fā)展也具有極其重要的意義。雷達信號模擬是數(shù)字模擬技術(shù)與雷達技術(shù)相結(jié)合的產(chǎn)物，模擬的對象是雷達目標(biāo)和環(huán)境，模擬的手段是利用數(shù)字計算機和相關(guān)設(shè)備以及數(shù)字信號處理技術(shù)

2、，模擬的方法是“復(fù)現(xiàn)”蘊含雷達目標(biāo)和目標(biāo)環(huán)境信息的雷達回波信號。目前寬帶信號形式有好多種選擇：沖激信號、短脈沖信號、線性調(diào)頻信號（lfm）、步進頻率信號和隨機噪聲信號等。目前在國內(nèi)相對比較成熟的是沖激信號、線性調(diào)頻信號；在國外步進頻率信號也得到了充分的發(fā)展和應(yīng)用。隨著噪聲雷達技術(shù)的成熟，超寬帶噪聲雷達已經(jīng)在國內(nèi)引起人們的關(guān)注。伴隨著微電子技術(shù)的飛速發(fā)展，數(shù)字技術(shù)在雷達中獲得了廣泛的應(yīng)用，如波束形成、數(shù)字頻率合成、中頻采樣、數(shù)字接收機、雷達模擬以及雷達信號處理等等。由于數(shù)字系統(tǒng)比模擬系統(tǒng)采用了軟件編程，使得產(chǎn)品靈活性高、對環(huán)境適應(yīng)性強、性能更穩(wěn)定，因此數(shù)字系統(tǒng)比模擬系統(tǒng)具有更高的綜合性能?，F(xiàn)代雷

3、達的研制和生產(chǎn)中，在縮短新型號研制周期，加速舊型號改進，提高產(chǎn)品質(zhì)量和可靠性以及維護性方面、通用化、系列化、模塊化具有重要的意義，越來越受到人們的重視。隨著ic的發(fā)展，特別是大規(guī)模集成電路（lsi）和超大規(guī)模集成電路（vlsi）的迅速發(fā)展，以及專用集成電路（asic）和數(shù)字信號處理器（dsp）的廣泛使用，使得數(shù)字技術(shù)在現(xiàn)代雷達中的地位顯著提高。本課題研究的是雷達數(shù)字信號的合成，主要包括線性調(diào)頻信號和高斯白噪聲信號。數(shù)字信號合成的方法主要有存儲法和直接數(shù)字合成法：波形存儲法是預(yù)先將波形幅度存儲起來，然后按照一定的時鐘頻率將存儲的波形通過dac變化成相應(yīng)的模擬信號輸出。直接數(shù)字合成（direct

4、digital synthesis,簡稱dds）法則是從相位的概念出發(fā)，采用數(shù)字方法合成信號。目前在國外已經(jīng)將直接數(shù)字頻率合成作為頻率合成的發(fā)展方向，成為研究熱點。1.2 有關(guān)領(lǐng)域的研究狀況和發(fā)展動態(tài)在基于dds技術(shù)的線性調(diào)頻信號數(shù)字合成的應(yīng)用方面，國內(nèi)外都進行了比較多的研究，主要有兩種技術(shù)方案。ü 采用高性能dds單片電路目前性能優(yōu)良的dds產(chǎn)品不斷推出，主要有qualcomm、ad、sciteg和stanford等公司單片電路（monolithic）。ad公司的dds系列產(chǎn)品以其較高的性能價格比，目前取得了極為廣泛的應(yīng)用。其中ad9954內(nèi)置高速、高性能d/a轉(zhuǎn)換器及超高速比較器

5、，可用為數(shù)字編程控制的頻率合成器，能產(chǎn)生200mhz的模擬正弦波。通過ad9954的串行i/o口輸入控制字可實現(xiàn)快速變頻且具有良好的頻率分辨率。ü 自行設(shè)計的基于fpga芯片的解決方案dds技術(shù)的實現(xiàn)依賴于高速、高性能的數(shù)字器件?？删幊踢壿嬈骷云渌俣雀摺⒁?guī)模在、可編程，以及有強大eda軟件支持等特性，十分適合實現(xiàn)dds技術(shù)。xilinx是著名的pld生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。該公司目前公布了采用90nm設(shè)計工藝生產(chǎn)的最尖端fpga芯片virtex-4，它提供了無與倫比的性能和超低的功耗和成本。武漢華中科技大學(xué)以直接數(shù)字頻率合成技術(shù)（dds）為基礎(chǔ)，以單片機為控制核心

6、，采用高速高精度脈內(nèi)測頻技術(shù)精確測量米波脈沖雷達的發(fā)射頻率，該系統(tǒng)在國產(chǎn)某型雷達上已經(jīng)成功使用，顯著提高了該型雷達的技術(shù)、戰(zhàn)術(shù)性能。1.3 本設(shè)計的主要任務(wù)學(xué)習(xí)了vhdl語言的編程規(guī)范，熟悉了xilinx公司最新高性能設(shè)計開發(fā)工具ise（integrated software environment）及第三方設(shè)計工具modelsim。學(xué)習(xí)了直接數(shù)字合成原理，針對北京理工大學(xué)雷達研究所研制開發(fā)的pmc_2dac_400m數(shù)據(jù)播放板的特點，設(shè)計了“基于fpga的高速信號模擬發(fā)生器”的實施方案，產(chǎn)生了連續(xù)線性調(diào)頻信號和調(diào)頻脈沖串，并可通過上位機進行參數(shù)預(yù)置和波形控制。在此基礎(chǔ)上，研究了高斯白噪聲信號

7、的產(chǎn)生原理，實現(xiàn)了基于查找表的高斯白噪聲信號并疊加到信號中去。1.4 本文內(nèi)容安排本論文介紹了線性調(diào)頻高速信號模擬發(fā)生器的實現(xiàn)，論文共分五章：第1章， 介紹了課題的研究背景和意義，本設(shè)計的主要任務(wù)，以及論文的內(nèi)容安排。第2章， 介紹了雷達回波信號模擬的原理，直接數(shù)字信號合成技術(shù)，線性調(diào)頻信號和高斯白噪聲信號的數(shù)字產(chǎn)生，以及fpga的相關(guān)知識。第3章， 闡述了基于fpga的線性調(diào)頻高速信號模擬發(fā)生器的設(shè)計方案和具體實現(xiàn)。第4章， 介紹了上位機模塊和操作流程。第5章， 為本設(shè)計的功能驗證和結(jié)果分析。2 信號的數(shù)字產(chǎn)生技術(shù)概述2.1 雷達信號模擬概述2.1.1 雷達信號模擬的方法 有兩種基本的雷達模

8、擬的方法，一種沒有利用信號的相位，因為沒有相位信息，所以只能模擬雷達的功能，稱為功能模擬；另外一種利用了回波的相位信息，稱為相干視頻信號模擬。功能模擬是實現(xiàn)雷達信號模擬的最簡單方法，這種方法的基礎(chǔ)是雷達距離方程。功能模擬基本上是對各種信號成分（如目標(biāo)、熱噪聲、雜波和電子干擾）平均功率的一種描述，沒有利用信號的相位信息，所以只能模擬雷達的功能。這些信號成分的換算關(guān)系由雷達距離方程確定。相干視頻信號模擬，就是要逼真地復(fù)現(xiàn)既包含振幅又包含相位的相干視頻信號，復(fù)現(xiàn)這種信號的發(fā)射、在空中傳播、經(jīng)反射體反射以及在接收機內(nèi)進行處理的全過程。相干視頻信號利用了信號的相位，它包含了雷達環(huán)境的全部有關(guān)信息。只要所

9、提供的基本目標(biāo)和環(huán)境模型足夠好，就可以使相干視頻信號模擬的精度很高。2.1.2 雷達模擬的目標(biāo)和環(huán)境模型雷達信號模擬系統(tǒng)的基本內(nèi)容包括兩個方面，一是雷達目標(biāo)特性的模擬。雷達目標(biāo)特性包括目標(biāo)的空間運動特性、回波時延特性、回波相對于發(fā)射信號的相移特性、回波幅度的起伏特性等等。二是雷達工作環(huán)境特性的模擬。雷達的工作環(huán)境復(fù)雜多變，它包括除雷達目標(biāo)以外所有可能出現(xiàn)在雷達回波中的信號，可以按內(nèi)部噪聲、外部雜波和各種干擾將其分類。2.1.3 雷達視頻回波信號介紹雷達回波信號需經(jīng)中頻信號的正交相位檢波后變成i/q兩路視頻回波信號才能被處理及處理。視頻回波信號是復(fù)信號，i表示同相分量，q表示正交分量。設(shè)發(fā)射頻率

10、為f，調(diào)頻斜率為k，目標(biāo)距離為r，速度v，加速度a。視頻回波可表示為： 式2-1其中，令；。根據(jù)不同的參數(shù)選擇，上面的公式可表示為線形調(diào)頻信號、頻率步進信號、調(diào)頻步進信號和脈沖多普勒信號等多種典型雷波視頻回波信號。2.1.4 頻率合成的方法信號頻率合成的方法很多，但大致可分成兩大類：直接合成法和間接合成法。間接合成法一般可用一個受控源（例如壓控振蕩器）、參考源和控制回路組成一個系統(tǒng)來實現(xiàn)。即用一個頻率源，通過分頻產(chǎn)生參考頻率，然后用鎖相環(huán)（控制回路），把壓控振蕩器的頻率鎖定在某一頻率上，由壓控振蕩器間接產(chǎn)生出所需要的頻率輸出。一個基本的鎖相環(huán)路由以下3個部件組成：壓控振蕩器（vco）、鑒相器（

11、pd）和環(huán)路濾波器（lf）。鎖相環(huán)頻率合成器的優(yōu)點在于其能提供頻率穩(wěn)定度很高的輸出信號，能很好地抑制寄生分量，避免大量使用濾波器，因而有利于集成化和小型化。而頻率合成器中的程序分頻器的分頻比可以使用微機進行控制，易于實現(xiàn)發(fā)射機頻率的更換及其頻率顯示的程控和遙控，促進全固態(tài)調(diào)頻發(fā)射機的數(shù)字化、集成化和微機控制化。接下來我們詳細介紹一下直接數(shù)字頻率合成的方法。2.2 直接數(shù)字頻率合成技術(shù)2.2.1 直接數(shù)字合成原理dds的原理框圖如圖2-1所示，它包含相位累加器，波形存儲器，數(shù)模轉(zhuǎn)換器，低通濾波器和參考時鐘五部分。在參考時鐘的控制下，相位累加器對頻率控制字k進行線性累加，得到的相位碼對波形存儲器尋

12、址，使之輸出相應(yīng)的幅度碼，經(jīng)過數(shù)模轉(zhuǎn)換器得到相對應(yīng)的階梯波，最后經(jīng)過低通濾波器得到連續(xù)變化的所需頻率的波形。圖2-1 直接數(shù)字合成（dds） 原理框圖為了說明dds量化相位的工作原理，可將正弦波一個完整周期內(nèi)相位02的變化用相位圓表示，其相位與幅度一一對應(yīng)，即相位圓上的每一點均對應(yīng)輸出一個特定的幅度值，如圖22所示。一個n位的相位累加器對應(yīng)相位圓上個相位點，其最低相位分辨率為。在圖中n=3,則共有種相位值與8種幅度值相對應(yīng)。該幅度值存儲于波形存儲器中，在頻率控制字k的作用下，相位累加器給出不同的相位碼（用其高位作地址碼）去對波形存儲器尋址，完成相位幅度變換，經(jīng)過數(shù)模轉(zhuǎn)換器變成階梯正弦波信號，再

13、通過低通濾波器平滑，便得到模擬正弦波輸出。 圖2-2 相位碼與幅度碼的對應(yīng)關(guān)系2.2.2 輸出信號頻率設(shè)系統(tǒng)時鐘頻率是，相位累加器字長為n,因此相位累加器的相位分辨率為。頻率控制字控制輸出信號的頻率，設(shè)頻率控制字為w，在每個時鐘周期，相位累加器對相位累加，累加增量為w，相位累加器的輸出是一個相位序列，正弦查找表將相位累加器的相位序列轉(zhuǎn)換為d位的正弦信號幅度并通過d/a變換及低通濾波輸出，因此輸出信號的頻率滿足 式2-22.2.3 輸出信號頻譜由于d/a的“采樣與保持”效應(yīng)，輸出信號的頻譜為包絡(luò)與脈沖流經(jīng)過付里葉變換的乘積。因此，dds輸出的理想頻譜f(f)如圖2-3所示的經(jīng)包絡(luò)調(diào)制的離散譜。圖

14、2-3dds輸出的理想頻譜2.3 線形調(diào)頻信號的數(shù)字產(chǎn)生2.3.1 線性調(diào)頻信號概述線性調(diào)頻矩形脈沖信號的復(fù)數(shù)表達式可寫為： 式2-3式2-3中t為脈沖寬度，k為線性調(diào)頻斜率，信號的瞬時頻率可以寫為： 式2-4 線性調(diào)頻信號的波形如圖所示：圖2-4線性調(diào)頻信號波形2.3.2 線性調(diào)頻信號數(shù)字產(chǎn)生直接數(shù)字線性調(diào)頻合成（ddcs）原理源于dds，與dds相比，ddcs在相位累加器前面增加了一個頻率累加器，同時輸入一個頻率控制字w和調(diào)頻斜率控制字l，在每一個時鐘周期，相位進行一次累加，而每個p個時鐘周期，頻率也進行一次累加，因此可以得到線性變化的頻率。取n位相位累加器的高a位去尋址正弦查找表，將相位

15、信息轉(zhuǎn)換成正弦幅度信息，然后通過d/a變換和低通濾波就可以得到線性調(diào)頻信號。 圖25 直接數(shù)字線性調(diào)頻合成設(shè)ddcs的時鐘為，線性調(diào)頻信號的起始頻率為，調(diào)頻斜率為k，頻率累加器和相位累加器字長都是n，起始頻率以及調(diào)頻斜率k與頻率控制字w和調(diào)頻斜率控制字l之間滿足關(guān)系： 式 2-5,62.4 高斯白噪聲信號的直接數(shù)字合成2.4.1 均勻隨機數(shù)的產(chǎn)生反饋移位寄存器（feedback shift register methods）簡稱為fsr方法或fsr發(fā)生器，它最初是由tausworthe在1965年提出的，其思想來源于通信理論中的位移寄存器法。計算公式為： 式2-7其中=0或1，=1。此遞推公式

16、產(chǎn)生了一個由0和1組成的序列。我們按下面的方式用構(gòu)造一個整數(shù)序列： （i=1，2，） 式2-8 其中l(wèi)是預(yù)先給定的正整數(shù)。令，我們就得到0，1上的序列，并將其作為0，1上相互獨立同均勻分布的隨機數(shù)序列。2.4.2 高斯白噪聲信號的產(chǎn)生2.4.2.1 基本概念白噪聲過程定義為一個均值為零而功率譜密度為非零常數(shù)的平穩(wěn)隨機過程，即有，是一個正實常數(shù)。白噪聲的相關(guān)函數(shù)可以由傅立葉變換得到，它只在有極大值，其它處為零，可見白噪聲過程在任何兩個時刻的狀態(tài)都是不相關(guān)的，其隨時間的起伏極快，它的相關(guān)函數(shù)形式如下： 式2-92.4.2.2 box-muller公式給定功率或方差值得白噪聲復(fù)高斯序列的產(chǎn)生方法，可

17、以用鮑克斯和米勒提出的直接計算法。這種算法得到的隨機數(shù)精度高、計算速度快，而且可同時產(chǎn)生一對正交的正態(tài)分布隨機數(shù)。直接計算法的計算式為 式2-10式中，和是兩個相互獨立的、在（0、1）區(qū)間均勻分布的隨機序列；和分別是復(fù)白高斯序列的實部和虛部；和分別為正態(tài)分布的方差和均值。2.4.2.3 硬件實現(xiàn)ü 基于查找表的高斯白噪聲產(chǎn)生方法這種方法的基本思想是以偽隨機序列作為一個rom表的尋址地址，rom中的數(shù)據(jù)是高斯白噪聲的一次實現(xiàn)，從rom表讀出的數(shù)據(jù)經(jīng)dac轉(zhuǎn)換成高斯白噪聲模擬信號。大量的理論研究和仿真實驗證實，用查找表合成的高斯白噪聲的概率密度函數(shù)（pdf）與rom中預(yù)存的數(shù)字噪聲的分布

18、特性類似，高斯白噪聲的自相關(guān)函數(shù)則由均勻分布隨機序列的自相關(guān)函數(shù)決定。但是目前還不能從理論上得出高斯白噪聲的pdf和rom存儲深度（地址線位數(shù)）的定量函數(shù)關(guān)系，而只能由仿真加以確定。其次，采用這種方法的高斯白噪聲合成速度受rom訪問時間的限制。因此，盡管用查找表法合成隨機數(shù)有簡單、修改方便等優(yōu)點，在工程應(yīng)用上仍然有很大的局限性。ü 基于cordic算法的實現(xiàn)cordic算法是volder于五十年代末提出的一種坐標(biāo)旋轉(zhuǎn)數(shù)值計算方法。它使得矢量的旋轉(zhuǎn)和定向、三角函數(shù)運算、乘除法和雙曲函數(shù)的運算直接用移位和加減法完成，因而便于用硬件實現(xiàn)。box-muller公式中需要的正弦、余弦、平方根、

19、對數(shù)以及乘法五種數(shù)學(xué)運算，可分別用fpga內(nèi)自帶的cordic ip核，正/余弦查找表和硬件乘法器來實現(xiàn)。采用這種方法能夠同時得到兩組獨立同分布的高斯白噪聲序列，也就是說，在硬件資源消耗幾乎沒有增加的情況下，獲得了雙倍的數(shù)據(jù)吞吐率。2.5 qpsk的fpga實現(xiàn)2.5.1 qpsk基本概念 qpsk（四相鍵控）即是用2bit的數(shù)字信號來控制信號相位的改變。即0度相位代表“00”，90度代表“01”，180度代表“10”，270度代表“11”。這種調(diào)制方式卻使同一載波能傳送2比特的信息，與bpsk相比使載波的頻帶利用率提高了一倍。2.5.2 qpsk的實現(xiàn) 在fpga內(nèi)部采用m序列發(fā)生器產(chǎn)生一系

20、列的2bit偽隨機碼，不同的偽隨機碼代表不同的相位信息。在相位累加器后加上qpsk的相位再去查找正/余弦表即可實現(xiàn)qpsk。如采用32bit的相位累加器，則三者的對應(yīng)關(guān)系如下：偽隨機碼相位相位控制字（32bit）000度x000000000190度x4000000010180度x8000000011270度xc0000000表2-1 qpsk對應(yīng)關(guān)系2.6 fpga相關(guān)知識簡介2.6.1 fpga概述隨著半導(dǎo)體技術(shù)的迅猛發(fā)展，可編程器件已經(jīng)逐漸成為電路中的一個重要分支。而今主要可編程器件有現(xiàn)場可編程門陣列（fpga）和復(fù)雜可編程邏輯器件（cpld）。cpld中采用與或陣列和宏單元相結(jié)合的方式，

21、系統(tǒng)速率和各級延時都可以精確預(yù)測，因此易于實現(xiàn)快速的有限狀態(tài)機、高速同步計數(shù)器、快速算術(shù)運算和多級通用邏輯。而fpga由掩模可編程門陣列和可編程邏輯器件二者結(jié)合而來，可達到比cpld更高的集成度。傳統(tǒng)的fpga結(jié)構(gòu)由邏輯功能塊排列成陣列，四周環(huán)繞可編程布線資源，外圍由可編程i/o單元圍繞陣列構(gòu)成整個芯片，如圖所示?？删幊痰膬?nèi)部連線連接各邏輯功能塊以實現(xiàn)一定的邏輯功能。fpga中通常包含大量的觸發(fā)器，利用觸發(fā)器可以使對信號的運算按流水方式進行，以便提高系統(tǒng)的速度。圖2-6 fpga基本結(jié)構(gòu)由于fpga集成規(guī)模的提高，設(shè)計的描述方式也由過去單一的原理圖輸入方式轉(zhuǎn)為硬件描述語言、原理圖、狀態(tài)機等多種

22、方式，設(shè)計的分割、綜合、仿真等都與專用集成電路的設(shè)計流程相同，在布局、布線方面二者完全不同。由于fpga是通用可編程器件，與專用集成電路相比，其速度仍然相對較慢，但由于其開發(fā)周期短，設(shè)計風(fēng)險小，投資少，因此它具有廣闊的應(yīng)用前景。2.6.2 virtex-ii系列fpga簡介virtex-ii系列fpga是高性能、高密度、低功耗的可編程邏輯器件。其采用先進的8層金屬0.15um的cmos工藝，優(yōu)化的新型結(jié)構(gòu)，使硅片得到了有效利用。與傳統(tǒng)的結(jié)構(gòu)不同，virtex-ii系列fpga除包含可配置邏輯單元（clb）和輸入輸出單元（iob）外，還包括以下三種邏輯資源：Ø 塊狀select ram

23、,每一塊ram的規(guī)模為18kbit；Ø 18×18位的高速全定制硬件乘法器；Ø 412個數(shù)控時鐘管理模塊（dcm）及全局時鐘緩沖器。這些資源提供了靈活豐富的時鐘信號且有效地減小了時鐘扭曲。下面我們來詳細介紹一下。、 可配置邏輯單元（clb）可配置邏輯單元clb的基本單元是邏輯元胞（lc）。一個lc主要包括一個四輸入的函數(shù)發(fā)生器、進位邏輯和一個存儲部分。在每個lc中，函數(shù)發(fā)生器的輸入既可以作為clb的輸出信號，也可以作為d觸發(fā)器的輸入信號。每個clb包括8個lc，它們位于相同的四個切片（slice）中。、 可編程輸入輸出快（iob）virtex-ii系列fpga支持

24、多種輸入輸出標(biāo)準(zhǔn)，其中包括lvttl，lvcmos，lvds等。因此virtex-ii系列fpga的iob能實現(xiàn)多種配置。在iob輸入路徑上的輸入緩沖器控制輸入信號直接輸入到內(nèi)部邏輯還是通過一個可選的輸入觸發(fā)起輸入。每個輸入緩沖器均可配置成器件支持的任何一種低壓信號標(biāo)準(zhǔn)。在芯片配置完成后，每個輸入都可以使用上拉或下拉電阻。這些電阻的典型取值范圍是1060k。此外，在iob的輸出路徑上也有一個三態(tài)輸出緩沖器，輸出信號可以直接由內(nèi)部邏輯通過輸出緩沖器輸出，或是通過一個可選的iob輸出觸發(fā)起輸出。、 塊狀select ram virtex-ii系列fpga有片內(nèi)塊狀select ram。每一塊都是一

25、個真正的完全同步的雙端存儲器。每一端都可以采用獨立的時鐘信號進行讀/寫操作。每一端可得到2k×9、1k×8、512×36或16k×1、8k×2、4k×4的存儲器配置。作為獨立的配置端，ram塊用做高速數(shù)據(jù)流的緩沖器。利用這些塊狀ram可以組合產(chǎn)生更寬、更深的存儲器，還可以用來實現(xiàn)同步或異步fifo。、 硬件乘法器virtex-ii系列fpga內(nèi)嵌了多個18×18位的有符號硬件乘法器。與由clb實現(xiàn)的乘法器相比，全定制硬件乘法器結(jié)構(gòu)更緊湊、速度更高并且功耗低。硬件乘法器與select ram共享布線資源，在結(jié)構(gòu)上非常適合高速數(shù)

26、據(jù)通路操作。利用這些硬件乘法器，能夠非常方便地在fpga內(nèi)實現(xiàn)任意寬度的有符號、無符號乘法，還能快速地實現(xiàn)桶型移位、求模等操作。、 數(shù)控時鐘管理模塊（dcm）virtex-ii系列fpga器件中有412個數(shù)控時鐘管理模塊（dcm）。它們分布在芯片的頂部和底部，具有強大的功能：（1） dcm內(nèi)部包括延遲鎖相環(huán)（dll），dll可以自動調(diào)整一個時鐘的延遲，因而可完全消除芯片引腳輸入時鐘與內(nèi)部全局時鐘的分布偏差；（2） dcm提供先進的多種時鐘控制，可控制時鐘進行、相移，可以進行倍頻，還可以完成系數(shù)為1.5，2，2.5，3，3.5，4，4.5，5，5.5，6，6.5，7，7.5，8，9，10，11，

27、12，13，14，15，16的時鐘分頻。綜上所述，virtex-ii系列fpga具有強大的功能及靈活多樣的配置，這為硬件開發(fā)提供了堅實的基礎(chǔ)。3 基于fpga的模擬器的實現(xiàn)在本章，我們將介紹用xilinx公司的virtex-ii系列fpga產(chǎn)品 xc2v1500 -4 fg676實現(xiàn)我們的設(shè)計。3.1 整體實現(xiàn)3.1.1 設(shè)計要求利用百萬門級fpga芯片結(jié)合高速dac芯片，通過采用vhdl語言編程，實現(xiàn)多種信號模擬生成，主要功能包括：1）通用信號生成：例如正弦，并且實現(xiàn)am,pm等多種調(diào)制方式；2）通用雷達信號生成：包括簡單調(diào)試脈沖、調(diào)頻脈沖串，巴克碼調(diào)制脈沖等多種正交雷達信號波形；3）能利用

28、pci接口實時實現(xiàn)參數(shù)預(yù)置和波形控制；4）在完成上述功能的基礎(chǔ)上，實現(xiàn)高斯白噪聲的fpga生成，并疊加到信號中；5）將上述數(shù)字信號通過兩通道高速dac恢復(fù)為模擬信號輸出。3.1.2 硬件平臺通過對任務(wù)需求的分析，我們把子系統(tǒng)的功能集合分為三類，分別是：Ø 仿真控制類：包括系統(tǒng)初始化，對輸入的指令進行解譯，系統(tǒng)狀態(tài)顯示等功能；Ø 數(shù)據(jù)產(chǎn)生類：包括各種波形的產(chǎn)生；Ø 數(shù)據(jù)播放類：將數(shù)據(jù)實時發(fā)送到dac端口。基于以上的要求，我們選擇了由北京理工大學(xué)雷達研究所研制開發(fā)的pmc_2dac_400m數(shù)據(jù)播放板完成上述功能。該板是一個標(biāo)準(zhǔn)pmc插板?？梢怨ぷ饔谌魏翁峁﹑mc接口

29、的母板上，也可以脫離母板，單獨使用。圖3-1 pmc_2dac_400m數(shù)據(jù)播放板該板的硬件系統(tǒng)框圖如下：圖3-2 pmc_2dac_400m數(shù)據(jù)播放板結(jié)構(gòu)框圖ü 該板上有2片ti公司高速數(shù)據(jù)采集芯片，dac芯片型號：dac5675，轉(zhuǎn)換輸率：400msps， dac芯片轉(zhuǎn)換精度14bit，采用lvds接口。可以完成將數(shù)字信號恢復(fù)為模擬信號輸出的功能。ü 板上提供xilinx公司virtex系列 百萬門級fpga ，可以對采集的數(shù)據(jù)進行相關(guān)處理；ü 內(nèi)外時鐘可選，內(nèi)外觸發(fā)可選，方便用戶操作；ü 使用高速pci橋接芯片，可以將采集數(shù)據(jù)通過pci總線，直接送

30、給上位機；也可接收上位機傳來的命令，實現(xiàn)參數(shù)預(yù)置和控制；ü 對系統(tǒng)的要求：操作系統(tǒng)：win2000、winxp硬件要求：piii500以上，內(nèi)存：256mb，硬盤20gb。3.1.3 整體設(shè)計框圖由于要利用pci接口實時實現(xiàn)參數(shù)預(yù)置和波形控制，所以在程序中包括上位機界面及操作，并實現(xiàn)上位機通過pci總線向fpga發(fā)出操作指令及參數(shù)設(shè)置。fpga根據(jù)讀入的數(shù)據(jù)和控制信號生成相應(yīng)的波形數(shù)據(jù)，通過d/a轉(zhuǎn)換成模擬信號，再通過濾波器送到示波器或頻譜儀進行顯示?；谝陨系目紤]，整個設(shè)計的整體結(jié)構(gòu)和實現(xiàn)框圖如下： 圖3-3 設(shè)計的整體實現(xiàn)圖3-4設(shè)計的結(jié)構(gòu)框圖3.1.4 fpga芯片本設(shè)計采用x

31、ilinx公司的virtexii系列的xc2v 1500 -4 fg676芯片。它有1500萬門，1104kbits的ram ,封裝采用fg676，即共有676個管腳，其中用戶i/o管腳392個。其特點如下：ü 集成開發(fā)環(huán)境ise集成了語言輸入環(huán)境、綜合工具xst、布局布線工具，可以完成整個fpga的開發(fā)過程。ü 預(yù)留了第三方仿真軟件結(jié)口，可以借助modelsim進行功能仿真和布局布線后仿真。ü 集成了圖形化狀態(tài)機輸入輔助設(shè)計軟件（statecad），可以根據(jù)從圖形界面輸入狀態(tài)轉(zhuǎn)移圖自動生成相應(yīng)的代碼，完成狀態(tài)機的設(shè)計。ü ip核生成器（core gen

32、erator）提供了大量的設(shè)計模塊，方便用戶使用。ü 時鐘管理器（dcm：digital clock manager）可以方便地進行時鐘的倍頻、移相。ü hdl bencher測試激勵文件的編輯器采用圖形化的輸入界面，使用較為方便，將生成的測試激勵波形存入*.tbw文件中，做完時間約束后的時間約束信息同時也存入此文件中，直接調(diào)用modelsim即可進行時序仿真。3.1.5 編程和仿真環(huán)境ü 在本設(shè)計中fpga編程采用xilinx公司最新高性能設(shè)計開發(fā)工具ise（integrated software environment）。用第三方設(shè)計工具modelsim仿真來

33、完成功能仿真和時序仿真。ü 用matlab6.5產(chǎn)生高斯白噪聲的原始數(shù)據(jù)。ü 用visual c+6.0進行上位機編程。3.2 fpga各功能模塊實現(xiàn)fpga部分的設(shè)計包括四個部分：接收、解析、分配上位機發(fā)送的指令，根據(jù)置入的參數(shù)產(chǎn)生相應(yīng)的chirp信號，產(chǎn)生高斯白噪聲信號，數(shù)據(jù)疊加并通過lvds接口輸入。我們將分別介紹各模塊的具體實現(xiàn)。3.2.1 控制接口pmc板通過3個接插件j1j3實現(xiàn)64bit pci接口，通過cpci轉(zhuǎn)接板可以接收上位機傳來的數(shù)據(jù)。由于pci總線是地址總線數(shù)據(jù)總線復(fù)用，所以需要用pci接口模塊將復(fù)用的地址總線數(shù)據(jù)總線分開。pci接口模塊選用quic

34、klogic的pci接口芯片ql5064。調(diào)整后的時序傳給fpga，實時完成控制命令及數(shù)據(jù)的傳輸和分配。3.2.1.1 時序描述數(shù)據(jù)送到fpga芯片輸入管腳的時序為圖3-5 輸入時序圖為產(chǎn)生相應(yīng)的數(shù)據(jù)和地址和控制信號我采用如下圖所示的設(shè)計思路：圖3-6 內(nèi)部邏輯實現(xiàn)圖數(shù)據(jù)緩存一級，片選信號和地址緩存兩級，寫信號在時鐘上升沿和下降沿分別緩存一級。采用同步時鐘，板上撥碼異步復(fù)位所有寄存器。輸出的時序如下圖所示： 圖3-7 輸出時序圖3.2.1.2 接口功能描述接口主要有32bit的數(shù)據(jù)線、5bit的地址線，片選信號、寫信號、復(fù)位信號和時鐘信號。符號名稱管腳性質(zhì)功能描述默認值data31.0數(shù)據(jù)線i

35、寫入數(shù)據(jù)x”00000000”addr4.0地址線i寫入地址“00000”ql_wrl寫信號i寫使能1ms0片選信號i片選1rd讀信號i讀使能未用rst復(fù)位信號i將所有信號復(fù)位，低有效，接撥碼1clk時鐘信號i75m同步時鐘，內(nèi)部專用時鐘管腳data31.0_pp數(shù)據(jù)線o寫入數(shù)據(jù)x”00000000”addr4.0_pp地址線o寫入地址“00000”ql_wrl_pp寫信號o寫使能，上升沿有效1ms0_pp片選信號o片選，低有效1rd_p讀信號o讀使能1表3-1 控制模塊接口描述3.2.1.3 仿真結(jié)果圖3-8 控制接口輸出時序仿真控制接口的時序如上圖所示，仿真時序和預(yù)期得到的時序一致，證明設(shè)

36、計的邏輯正確。3.2.1.4 寄存器描述在該設(shè)計中包含了很多需要上位機置入的參數(shù)，為了便于上位機的操作和下位機的數(shù)據(jù)分配，我們要給各參數(shù)分配不同的地址。上位機向這些地址中寫入相應(yīng)的數(shù)據(jù)，下位機從ql5064讀入這些地址和數(shù)據(jù)并通過該模塊分配給各參數(shù)寄存器。地址addr4.0數(shù)據(jù)data31.0初始值00000控制調(diào)頻斜率w31.000000000h00010控制起始頻率k31.000000000h00100低12bit控制初始相位p11.0,高20bit忽略000h00110低8bit控制幅度a7.0 ,高24bit忽略00h01000低14bit控制脈寬t13.0 ,高18bit忽略0010

37、10最低位控制updata模塊計數(shù)器使能，高31bit忽略0b01100最低位控制內(nèi)部復(fù)位信號reset,高31bit忽略1b01110低兩位控制模式選擇moshi1.0,高30bit忽略00b10000低8bit控制噪聲幅度amp_noise7.0 ,高24bit忽略00h10010最低位控制noise_en噪色發(fā)生器使能，高31bit忽略0b10100低兩位控制四相選擇pchoice1.0,高30bit忽略00b表3-2 控制寄存器描述3.2.2 ddcs模塊 該模塊在上位機的控制下，根據(jù)置入的幅度、初始相位、初始頻率、調(diào)頻斜率等參數(shù)，產(chǎn)生相應(yīng)的連續(xù)線性調(diào)頻（chirp）信號，并可實現(xiàn)調(diào)頻

38、、調(diào)幅、調(diào)相等多種調(diào)制。3.2.2.1 模塊接口定義 圖3-9 ddcs接口模塊3.2.2.2 模塊實現(xiàn)框圖 圖3-10 模塊內(nèi)部邏輯圖 在寫信號wr的作用下解析上位機送來的數(shù)據(jù)，置入緩沖區(qū)的各參數(shù)寄存器；然后在updata脈沖作用下，將數(shù)據(jù)從緩沖區(qū)讀入工作區(qū)，經(jīng)過兩級累加，產(chǎn)生chirp信號的相位信息；在相位信息上疊加巴克碼四相調(diào)制，“00”、“01”、“10”、“11”分別代表0度、90度、180度、270度；相位截斷后的相位信息分別去查4個相同的正/余弦表，實現(xiàn)相位-幅度轉(zhuǎn)換后輸出；輸出的幅度經(jīng)過4個乘法器按照上位機讀入的幅度值進行調(diào)制后輸出。 需要注意的是，4個正/余弦表的頻率控制字都

39、為k，輸出信號的頻率一樣，為了在后序的設(shè)計中組合成一個完整的正/余弦，在輸入的相位信息上需分別疊加0、k/4、2k/4、3k/4。3.2.2.3 接口功能描述符號名稱管腳性質(zhì)功能描述data31.0數(shù)據(jù)線i寫入數(shù)據(jù)addr4.0地址線i寫入地址clk系統(tǒng)時鐘i系統(tǒng)時鐘50m上升沿有效pchoice1.0四相選擇i實現(xiàn)qpsk，00為0度，01為90度10為180度，11為270度updata工作區(qū)選通信號i當(dāng)updata=1時，在時鐘上升沿將緩沖區(qū)數(shù)據(jù)讀入工作區(qū)wclr工作區(qū)清0信號i將工作區(qū)清0低有效rst系統(tǒng)復(fù)位信號i將系統(tǒng)所與寄存器清0低有效wr緩沖區(qū)寫信號i在wr上升沿,將地址線對應(yīng)的

40、數(shù)據(jù)寫入緩沖區(qū)dout13.0系統(tǒng)輸出o系統(tǒng)正弦輸出表3-3 ddcs模塊接口描述3.2.2.4 參數(shù)定義Ø 調(diào)頻斜率w31.0Ø 起始頻率k31.0Ø 初始相位p11.0Ø 幅度a7.0Ø 四相調(diào)制控制pchoice1.03.2.2.5 功能實現(xiàn)Ø 在wr上升沿將地址線對應(yīng)地址的數(shù)據(jù)讀入緩沖區(qū)。rst為0，將緩沖區(qū)復(fù)位。Ø 在觸發(fā)脈沖updata（正脈沖）到來后，在時鐘上升沿根據(jù)預(yù)置地參數(shù)，將緩沖區(qū)參數(shù)置入工作區(qū)。rst為0，將工作區(qū)復(fù)位。wclr為0時，將工作區(qū)清零。Ø 將調(diào)頻斜率w累加、初始頻率k累加，再加上

41、初始相位p、四相調(diào)制相位后進行相位截斷。Ø 12bit相位分別加上相位偏移0,k/4,k/2,3k/4，分別查4個相同的正弦表，得到4個同頻率的chip正弦信號。3.2.2.6 仿真結(jié)果圖3-11 單路正弦輸出仿真在時鐘的作用下，單路正弦的輸出結(jié)果如上圖所示。正弦輸出3.2.3 線性調(diào)頻脈沖串產(chǎn)生模塊該模塊在ddcs模塊的基礎(chǔ)上，添加了參數(shù)置入模塊updata和工作區(qū)清零模塊wclr。根據(jù)上位機置入的脈寬值，每個prt內(nèi)產(chǎn)生updata信號將參數(shù)讀入工作區(qū)，在脈寬時間內(nèi)產(chǎn)生相應(yīng)的chirp信號； 脈寬時間過后，產(chǎn)生wclr信號將工作區(qū)各參數(shù)及輸出清零；等待下一個prt的到來，重復(fù)以上

42、過程，就產(chǎn)生了線性調(diào)頻脈沖串。3.2.3.1 模塊接口定義圖3-12 chirp模塊3.2.3.2 模塊實現(xiàn)框圖updata模塊和wclr模塊均為計數(shù)器模塊，根據(jù)置入的脈寬和prt值，分別計數(shù)，并產(chǎn)生相應(yīng)的脈沖信號，控制數(shù)據(jù)的讀入和清零。 圖3-13 wclr模塊 圖3-14 updata模塊3.2.3.3 接口功能描述符號名稱管腳性質(zhì)功能描述data31.0數(shù)據(jù)線i寫入數(shù)據(jù)addr4.0地址線i寫入地址pchoice1.0四相選擇i實現(xiàn)qpsk，00為0度，01為90度10為180度，11為270度clk系統(tǒng)時鐘i系統(tǒng)時鐘100m上升沿有效updata工作區(qū)選通信號i當(dāng)updata為1時，在

43、時鐘上升沿將緩沖區(qū)數(shù)據(jù)讀入工作區(qū)及脈寬計數(shù)器rst系統(tǒng)復(fù)位信號i將系統(tǒng)所與寄存器清0低有效en計數(shù)器使能信號i計數(shù)器讀入脈寬，產(chǎn)生脈沖串高有效wr緩沖區(qū)寫信號i在wr上升沿將地址線對應(yīng)的數(shù)據(jù)寫入緩沖區(qū)dout13.0系統(tǒng)輸出o系統(tǒng)正弦輸出圖3-4 線性調(diào)頻模塊接口描述3.2.3.4 參數(shù)定義ü 調(diào)頻斜率w31.0ü 起始頻率k31.0ü 初始相位p11.0ü 幅度a7.0ü 脈寬t13.0ü 四相調(diào)制控制pchoice1.0ü 工作區(qū)清零wclr3.2.3.5 功能實現(xiàn)ü 實現(xiàn)可預(yù)置參數(shù)的計數(shù)器，用于控制ddcs模

44、塊的updata以及wclr。ü 在wr上升沿將脈寬讀入寄存器。ü 當(dāng)updata模塊接收到連續(xù)的1后計數(shù)器開始計數(shù)，記到1000，產(chǎn)生updata信號。ü 當(dāng)updata到來時，在時鐘上升沿將脈寬值置入計算器，逆計數(shù)，計到“0”，發(fā)送wclr，清除工作區(qū)。3.2.3.6 仿真結(jié)果圖3-15 updata和wclr仿真結(jié)果 當(dāng)模式選擇“01”時，在upen的作用下，工作區(qū)置入信號updata和工作區(qū)清零信號wclr時序如上圖所示。3.2.3.7 相應(yīng)參數(shù)的轉(zhuǎn)換ddcs的輸出信號可表示為： 式3-1其中，w為調(diào)頻斜率控制字；k為頻率控制字；n為相位累加器和頻率累加器

45、字長；p為初始相位。 輸出信號的起始頻率是，輸出信號的調(diào)頻斜率是，其中是時鐘頻率。調(diào)頻斜率,b為信號帶寬，為脈寬。在該設(shè)計中，使用內(nèi)部時鐘分頻提供50m，頻率控制字長n=32bit。由此可得起始頻率，調(diào)頻斜率。ü 設(shè)計連續(xù)正弦信號給定輸出頻率，由，得到頻率控制字ü 設(shè)計線性調(diào)頻信號（1） 給定輸出頻率，由，得到頻率控制字（2） 給定脈寬，由，可得脈寬計數(shù)器值為（3） 給定帶寬，由，可得調(diào)頻斜率控制字3.2.4 產(chǎn)生高斯白噪聲信號雷達噪聲模擬是指雷達接收機熱噪聲的模擬，實測結(jié)果和理論分析都證實雷達接收機的熱噪聲功率譜呈白色，且幅度分布接近于高斯分布。3.2.4.1 基于查找表

46、的高斯白噪聲的實現(xiàn)本設(shè)計中我們采用基于查找表的高斯白噪聲產(chǎn)生方法。這種方法的基本思想是以偽隨機序列作為一個rom表的尋址地址，rom表中的數(shù)據(jù)是高斯白噪聲的一次實現(xiàn)，從rom表讀出的數(shù)據(jù)經(jīng)dac轉(zhuǎn)換成高斯白噪聲模擬信號。該方案的原理框圖如下：圖3-16 基于查找表的高斯白噪聲產(chǎn)生模塊ü 偽隨機序列地址的產(chǎn)生本設(shè)計采用fpga自帶的lfsr（linear feedback shift register）核來產(chǎn)生兩個獨立的均勻分布隨機序列r1和r2。r1和r2的周期長度決定了其它分布隨機數(shù)序列的周期長度，因此我們需要慎重選去tausworthe序列的素多項式，一方面使r1和r2為最大長度

47、序列，另一方面使r1和r2序列的周期長度互素，以使合成的高斯分布隨機數(shù)序列的周期最大。經(jīng)過多方考慮，我們選定了兩組素多項式：和。這樣，我們得到了周期長度分別為和的相互獨立的均勻分布隨機序列。我們從兩組均勻隨機數(shù)列的輸出結(jié)果中分別截取連續(xù)的12bit數(shù)據(jù)作為一個rom表的尋址地址。根據(jù)tausworthe的證明，這樣截取得到的隨機數(shù)的周期長度與原序列相同。ü 高斯白噪聲原始數(shù)據(jù)的產(chǎn)生根據(jù)box-muller公式，用軟件模擬的方法產(chǎn)生兩路長度為4k的高斯分布隨機數(shù)，將其分別加載進fpga的片內(nèi)ram中（此時的ram在功能上等效為rom），每一rom表長度對應(yīng)fpga的一次實現(xiàn)。用產(chǎn)生的1

48、2bit隨機數(shù)作為rom的尋址地址，則輸出就為高斯白噪聲。rom中存儲的數(shù)據(jù)文件后綴為.coe，格式為：memory_initialization_radix=10;（10進制）memory_initialization_vector=2,10,0;（4096個數(shù)）有相關(guān)文獻證明，當(dāng)查找表中rom存儲器深度大于，也就是地址線位數(shù)大于等于16時，合成的隨機數(shù)才能通過其分布性檢驗。以深度為64k的rom為例，如數(shù)據(jù)字長為16位，則需要的rom存儲容量為64×16×1024×2=2mbit用內(nèi)部帶有如此大存儲空間（rom）的fpga去實現(xiàn)隨機數(shù)發(fā)生器是不經(jīng)濟的。其次，采

49、用這種方法的高斯白噪聲合成速度受rom訪問時間的限制。因此，盡管用查找表法合成隨機數(shù)有簡單、修改方便等優(yōu)點，在工程應(yīng)用上仍然有很大的局限性。3.2.4.2 基于cordic的高斯白噪聲的實現(xiàn)根據(jù)box-muller公式，結(jié)合fpga內(nèi)部的各種ip核我們可以完全用硬件來產(chǎn)生高斯白噪聲，其實現(xiàn)框圖如下：圖3-17 基于codic的高斯白噪聲產(chǎn)生模塊系統(tǒng)工作原理如下：均勻隨機數(shù)發(fā)生器i輸出的12位無符號數(shù)r1經(jīng)對數(shù)發(fā)生器進行對數(shù)運算、求反運算和右移（除2）操作后，得到指數(shù)分布隨機數(shù)；指數(shù)分布隨機數(shù)經(jīng)方根函數(shù)發(fā)生器進行算術(shù)左移（乘4）和方根運算，得到瑞利分布隨機數(shù)。均勻隨機數(shù)方生器的輸出r2首先與相乘

50、，乘法結(jié)果經(jīng)正/余弦發(fā)生器后得到一對三角運算結(jié)果：。與瑞利分布隨機數(shù)分別相乘，即得到相互獨立的高斯白噪聲x1和x2。其中均勻隨機數(shù)發(fā)生器，用我們上面討論的線性移位寄存器來實現(xiàn)；正/余弦發(fā)生器由fpga內(nèi)部的正/余弦查找表來實現(xiàn)；對數(shù)發(fā)生器和方根發(fā)生器由fpga內(nèi)部的codic來實現(xiàn)；乘法器由fpga內(nèi)部的硬件乘法器來實現(xiàn)。3.2.4.3 仿真結(jié)果用線性移位寄存器產(chǎn)生的均勻隨機序列如下：圖3-18 均勻隨機序列仿真基于rom查找表產(chǎn)生的高斯白噪聲序列如下：圖3-19 高斯白噪聲序列仿真用matlab產(chǎn)生的基于box-muller公式的高斯白噪聲仿真結(jié)果如下，分別為高斯白噪聲，自相關(guān)函數(shù)和功率譜密

51、度。圖3-20 高斯白噪聲的matlab仿真3.2.5 數(shù)據(jù)輸出模塊3.2.5.1 輸出框圖輸出模塊，本設(shè)計采用如下圖所示的mux接口，將4路正/余弦信號組合成一路信號輸出。由于每路信號的相位間隔為k，相鄰兩路信號的頻率相同，相位分別相差k/4、2k/4、3k/4，所以按照如圖的結(jié)構(gòu)將數(shù)據(jù)組合后，仍為頻率不變的完整的正/余弦信號。輸入時鐘為輸出時鐘的四分頻，即如果內(nèi)部為100m的時鐘，則輸出接口端為400m。為了保證設(shè)計的同步，兩個時鐘采用同源時鐘，用fpga內(nèi)部高性能的數(shù)字時鐘管理器（dcm模塊）來進行分頻，將時鐘控制一體化。這樣的設(shè)計在內(nèi)部時鐘較慢，可以保證復(fù)雜設(shè)計的性能和精度，而只在接口

52、來實現(xiàn)高速設(shè)計。輸出的信號加上產(chǎn)生的高斯白噪聲信號后接一個lvds模塊程序，將輸出信號轉(zhuǎn)化為低壓差分信號（lvds），再通過fpga的輸出管腳輸出，就可以通過示波器或頻譜儀來觀察波形了。lvds信號可以實現(xiàn)低噪聲和低功耗。圖3-21 輸出接口模塊3.2.5.2 仿真結(jié)果輸出接口的mux仿真時序圖如下：圖3-22 mux時序仿真4 上位機模塊上位機模塊采用c+語言編寫，在visual c+6.0集成開發(fā)環(huán)境中使用app wizard生成應(yīng)用程序。程序主要包括cpci母板的初始化，參數(shù)寄存器的設(shè)置，對話框的創(chuàng)建，對話框中各控件的安排及響應(yīng)的消息函數(shù)等。4.1 主界面圖4-1 上位機界面該界面主要包

53、括四部分：ü 模式選擇：可以選擇連續(xù)波或脈沖波，可以選擇添加或不添加噪聲；ü 參數(shù)設(shè)置：如果選擇連續(xù)波，則設(shè)置頻率、幅度、相位；如果選擇脈沖波，則設(shè)置頻率、幅度、相位、脈寬、帶寬；如果選擇添加噪聲，還需設(shè)置噪聲幅度；ü 四相調(diào)制：可以選擇是否四相調(diào)制；ü 提示窗口：顯示提示信息，指導(dǎo)用戶操作。4.2 操作流程圖通過上位機可以實時地控制下位機的操作，實現(xiàn)波形的選擇、參數(shù)的置入、復(fù)位等功能。下圖是上下位機聯(lián)合工作示意圖：圖4-2 操作流程圖打開界面后如果提示框中顯示“no card was detected vendorid=0x551 deviceid=0x5065”,則初始化板卡失敗，關(guān)機，檢查硬件連接然后重新開始。如果顯示“the board has been initiated sucessfully. ”，則初始化成功，可以進行相應(yīng)的設(shè)置。點連續(xù)波按鈕，則需設(shè)置頻率、幅度、相位等參數(shù)；點脈沖波按鈕，則需設(shè)置頻率、幅度、相位、脈寬、帶寬等參數(shù)；點四相調(diào)制按鈕可以實現(xiàn)qpsk，如果添加噪聲，還需設(shè)置信噪比。點開始按鈕，將參數(shù)置入fpga產(chǎn)生波形；點復(fù)位按鈕，可以清除波形；點關(guān)閉按鈕，關(guān)閉界面，結(jié)束仿真。4.3 上下位機通訊寄存器名稱地址意義參數(shù)設(shè)置寄存器0x80000000x8000008設(shè)置各參數(shù)控制寄存器0x8