基于FPGA調(diào)制解調(diào)器的設(shè)計

1、畢業(yè)設(shè)計（論文）原創(chuàng)性聲明和使用授權(quán)說原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計（論文），是我個人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。對本研究提供過幫助和做出過貢獻(xiàn)的個人或集體，均已在文中作了明確的說明并表示了謝意。作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日期： 使用授權(quán)說明本人完全了解安陽工學(xué)院關(guān)于收集、保存、使用畢業(yè)設(shè)計（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計（論文）的印刷本和電子

2、版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝?、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉績?nèi)容。作者簽名： 日 期： 目 錄摘要IAbstractII引言1第一章 緒論31.1 EDA技術(shù)簡介31.2 Quartus II簡介31.2.1 Quartus II的使用及主要設(shè)計流程41.2.2 Quartus II的原理圖輸入設(shè)計流程61.3 VHDL語言簡介61.3.1 VHDL的基本結(jié)構(gòu)71.3.2 VHDL的基本語法10第二章 數(shù)字調(diào)制解調(diào)原理122.1 ASK的調(diào)制與解調(diào)原理122.1.1 ASK調(diào)制原理122.1.2 ASK解調(diào)原理132.

3、2 FSK的調(diào)制與解調(diào)原理132.2.1 FSK調(diào)制原理132.2.2 FSK解調(diào)原理142.3 PSK的調(diào)制與解調(diào)原理142.3.1 PSK的調(diào)制原理142.3.2 PSK解調(diào)原理15第三章 模塊方案設(shè)計與仿真163.1 ASK的調(diào)制與解調(diào)163.1.1 ASK的調(diào)制方案163.1.2 ASK的解調(diào)模塊163.1.3 ASK調(diào)制仿真結(jié)果分析163.1.4 ASK的解調(diào)方案173.1.5 ASK解調(diào)模塊173.1.6 ASK解調(diào)仿真結(jié)果分析183.2 FSK的調(diào)制與解調(diào)183.2.1 FSK的調(diào)制方案183.2.2 FSK調(diào)制模塊183.2.3 FSK調(diào)制仿真結(jié)果分析193.2.4 FSK的解

4、調(diào)方案193.2.5 FSK的解調(diào)模塊193.3 PSK的調(diào)制與解調(diào)203.3.1 CPSK的調(diào)制方案203.3.2 CPSK的調(diào)制模塊213.3.3 CPSK的調(diào)制仿真結(jié)果分析213.3.4 CPSK解調(diào)方案213.3.5 CPSK的解調(diào)模塊223.3.6 CPSK的解調(diào)仿真結(jié)果分析223.3.7 DPSK調(diào)制方案223.3.8 DPSK調(diào)制模塊233.3.9 DPSK調(diào)制仿真結(jié)果分析233.3.10 DPSK解調(diào)方案233.3.11 DPSK解調(diào)模塊243.3.12 DPSK解調(diào)仿真結(jié)果分析243.4 選擇譯碼器模塊243.4.1 選擇譯碼器模塊243.5 系統(tǒng)頂層電路模塊25結(jié)論26致謝

5、27參考文獻(xiàn)27附錄29基于FPGA的數(shù)字通信系統(tǒng)調(diào)制解調(diào)器的設(shè)計摘要：本設(shè)計簡單介紹二進(jìn)制振幅鍵控（ASK）、二進(jìn)制頻移鍵控（FSK）、二進(jìn)制相位鍵控（PSK）的調(diào)制和解調(diào)原理。其中，相位鍵控分為絕對調(diào)相（CPSK）和相對調(diào)相（DPSK）兩種。CPSK是利用載波的不同去直接傳送數(shù)字信息是一種方式；DPSK則是用載波相位的相對變化來傳送數(shù)字信號，即利用前后碼之間的載波相位的變化表示數(shù)字基帶信號。使用FPGA在EDA技術(shù)開發(fā)軟件Quartus上實現(xiàn)三種調(diào)制信號的調(diào)制與解調(diào)，系統(tǒng)采用ALTERA公司生產(chǎn)的Cyclone II EP2C35F672C6型號的FPGA和EPCS16系列的配置驅(qū)動，使用

6、VHDL硬件描述語言實現(xiàn)。根據(jù)系統(tǒng)的總體功能與硬件特點，設(shè)計總體框圖， VHDL語言的特點，對VHDL建模并進(jìn)行具體語言設(shè)計，讓系統(tǒng)的解調(diào)結(jié)果準(zhǔn)確，進(jìn)行波形仿真與調(diào)試完成調(diào)制解調(diào)任務(wù)。關(guān)鍵詞：FPGA ；ASK ；PSK ；CPSK；DPSKDesign of mode digital communication system based on FPGAAbstract: This design introduces the binary amplitude shift keying (ASK), binary frequency shift keying (FSK), binary phas

7、e shift keying (PSK) modulation and demodulation principle. Among them, the phase shift keying is divided into absolute phase modulation (CPSK) and relative phase modulation (DPSK) two kinds. CPSK is to use different carrier to transmit digital information directly is a kind of way; DPSK is using ca

8、rrier phase relative changes to transmit digital signals, it is using code carrier phase change between before and after the digital baseband signal. Using FPGA in the EDA technology to develop software Quartus implemented on three kinds of modulation signal modulation and demodulation, the system U

9、SES ALTERA company produces the Cyclone II EP2C35F672C6 FPGA and EPCS16 series models with the configuration of the drive, using VHDL hardware description language to realize. Based on the system's overall function and hardware characteristic, the design of the overall block diagram, VHDL langua

10、ge, the characteristics of the specific language design and VHDL modeling, the system of the demodulation results are accurate, waveform simulation and debugging for modem tasks.Key words: FPGA ;ASK ;PSK ;CPSK;DPSKII引 言如今社會通信技術(shù)的發(fā)展速度可謂日新月異，計算機(jī)的出現(xiàn)在現(xiàn)代通信技術(shù)的各種媒體中占有獨特的地位，計算機(jī)在當(dāng)今社會的眾多領(lǐng)域里不僅為各種信息處理設(shè)備所使用，而且它與通

11、信向結(jié)合，使電信業(yè)務(wù)更加豐富。隨著人類經(jīng)濟(jì)和文化的發(fā)展，人們對通信技術(shù)性能的需求也越來越迫切，從而又推動了通信科學(xué)的發(fā)展。在通信理論上，先后形成了“過濾和預(yù)測理論”、“香濃信息論”，“糾錯編碼理論”，“信源統(tǒng)計特性理論”，“調(diào)制理論”等。通信作為社會的基本設(shè)施和必要條件，引起的世界各國的廣泛關(guān)注，通信的目的就是從一方向另一方傳送信息，給對方以信息，但是消息的傳送一般都不是直接的，它必須借助于一定形式的信號才能便于遠(yuǎn)距離快速傳輸和進(jìn)行各種處理。雖然基帶信號6可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號。現(xiàn)有通信網(wǎng)的主體為傳輸模擬信號而設(shè)計的，基帶數(shù)字信號不能直接進(jìn)入這樣的通信網(wǎng)。基帶信號一

12、般都包含有較低的頻率，甚至是直流的分量，很難通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。對于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會受到很大限制。因此，為了使基帶信號能利用這些信道進(jìn)行傳輸，必須使代表信息的原始信號經(jīng)過一種變換得到另一種新信號，這種變換就是調(diào)制。實際中一般選正弦信號為載波信號。代表所傳信息的原始信號，是調(diào)制載波的信號。數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來越重要的作用，主要是因為數(shù)字通信有以下優(yōu)點:（1）數(shù)字信號便于存儲、處理 、抗干擾能力強(qiáng)；（2）數(shù)字信號便于交換和傳輸；（3）可靠性高，傳輸過程中的差錯可以設(shè)法控制

13、；（4）數(shù)字信號易于加密且保密性強(qiáng)；(5)通用性和靈活性好經(jīng)過調(diào)制后，各路信號可已搬移到更高不重疊的頻段去傳輸，從而避免多路傳輸中的相互干擾。基于這種目的，信號經(jīng)調(diào)制后再傳輸?shù)姆绞接址Q為頻帶傳輸?，F(xiàn)場可編程門陣列（FPGA）1是在專用ASIC的基礎(chǔ)上發(fā)展出來的，它克服了專用ASIC不夠靈活的缺點。與其他中小規(guī)模集成電路相比，其優(yōu)點主要在于它有很強(qiáng)的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護(hù)很方便。隨著VLSI(Very Large Scale IC，超大規(guī)模集成電路)工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶體管，F(xiàn)PGA/CPLD芯片的規(guī)模也越來越大，目前，F(xiàn)PG

14、A的容量已經(jīng)跨過了百萬門級，使得FPGA 成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。和其他通用 DSP相比，F(xiàn)PGA在處理方式上和設(shè)計編程上有很大的區(qū)別，它更強(qiáng)調(diào)數(shù)據(jù)的平行處理和流水線處理并且有更強(qiáng)的靈活性和可編程型，所以FPGA在定點數(shù)據(jù)處理方面有很大的優(yōu)勢。FPGA/CPLD可容納上百萬個晶體管，芯片的規(guī)模也越來越大。為了滿足設(shè)計需求，以可編程門陣列FPGA為代表的器件得到了廣泛的應(yīng)用，器件的集成度和運(yùn)行速度都在高速增長?；贔PGA的數(shù)字調(diào)制解調(diào)器與模擬電路調(diào)制解調(diào)器相比，具有功耗低、結(jié)構(gòu)簡單、性能優(yōu)越等特點，故在實際工程中得到了廣泛的應(yīng)用。針對傳統(tǒng)用硬件實現(xiàn)數(shù)字調(diào)制解調(diào)的方法,特別是相干解

15、調(diào)需要提取載波，設(shè)備相對復(fù)雜、成本較高的特點,研究了基于FPGA芯片的調(diào)制解調(diào)系統(tǒng)，即通過Quartus II軟件，采用VHDL硬件描述語言，利用DE2開發(fā)板設(shè)計并實現(xiàn)ASK，F(xiàn)SK，PSK的調(diào)制解調(diào)器。由于FPGA的調(diào)制解調(diào)技術(shù)在通信系統(tǒng)中占據(jù)非常重要的地位，它的優(yōu)劣決定了通信系統(tǒng)的性能。第一章 緒論1.1 EDA技術(shù)簡介EDA是電子設(shè)計自動化（Electronic Design Automation）6的縮寫，在20世紀(jì)90年代初從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的,EDA技術(shù)就是依靠功能強(qiáng)大的電子計算機(jī)，

16、在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC（Application Specific Integrated Circuit）芯片中，實現(xiàn)既定的電子電路設(shè)計功能。EDA技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計自動技術(shù)結(jié)合起來，實現(xiàn)硬件設(shè)計軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計的效率，降低了設(shè)計成本。利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計，具有以下幾個特點：(1) 用軟件的方式設(shè)計硬件；(2)

17、用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；(3) 設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真；(4) 系統(tǒng)可現(xiàn)場編程，在線升級；(5) 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。1.2 Quartus II簡介Quartus II6是Altera公司繼MAXPLUS II后，所提供的FPGA/CPLD開發(fā)集成環(huán)境，主要針對本公司新器件和大規(guī)模FPGA 的開發(fā)。Quartus II提供一個容易適應(yīng)特定設(shè)計所需要的完整的多平臺設(shè)計環(huán)境。它不僅包括FPGA/CPLD 設(shè)計所有階段的解決方案，而且也提供可編程片上系統(tǒng)（SOPC）設(shè)計

18、的綜合性環(huán)境。Quartus II除了保留有MAXPLUS II11的特色外，也可以利用第三方的綜合工具，如Synopsys、NativeLink仿真工具M(jìn)odelSim 等。設(shè)計者可以通過傳統(tǒng)原理圖輸入法9（GDF）或硬件描述語言13（VHDL）設(shè)計一個數(shù)字系統(tǒng)，通過軟件仿真我們可以事先驗證設(shè)計正確性，在PCB完成后還可以利用CPLD的在線修改能力隨時修改設(shè)計而不必改動硬件電路。電路設(shè)計與輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。常用的設(shè)計方法有硬件描述語言（HDL）和原理圖設(shè)計輸入方法等。原理圖設(shè)計輸入法在早期應(yīng)用的比較廣泛，它根據(jù)設(shè)計要求，選用器件、繪制原理圖、完

19、成輸入過程。這種方法的優(yōu)點是直觀、便于理解、元器件庫資源豐富。但是在大型設(shè)計中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。更主要的缺點就是當(dāng)所選用芯片升級換代后，所有的原理圖都要做相應(yīng)的改動。目前進(jìn)行大型工程設(shè)計時，最常用的設(shè)計方法是HDL設(shè)計輸入法，其中影響最為廣泛的HDL語言是VHDL和Verilog。他們的共同特點是利用由頂向下設(shè)計，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向ASIC的移植。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計輸入方法：使用波形輸入時，繪制出激勵波形與輸出波形，EDA軟件就能自動地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計；使用狀態(tài)機(jī)輸

20、入法時，設(shè)計者只需要畫出狀態(tài)轉(zhuǎn)移圖，EDA軟件就能生成相應(yīng)的HDL代碼或原理圖，使用十分方便。1.2.1 Quartus II的使用及主要設(shè)計流程Quartus II可以使設(shè)計者完成設(shè)計輸入、分析與綜合、仿真、布局布線、時序分析及編程下載等工作。Quartus支持多種編輯輸入法，包括圖形編輯輸入法，VHDL、Verilog HDL和AHDL的文本編輯輸入法，符號編輯輸入法，以及內(nèi)存編輯輸入法。Quartus與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實現(xiàn)SOPC系統(tǒng)開發(fā)。 Quartus

21、 II的設(shè)計流程與過去傳統(tǒng)意義的電子設(shè)計大不相同。尤其表現(xiàn)在：傳統(tǒng)設(shè)計是自底向上的設(shè)計，合格產(chǎn)品的設(shè)計總要反復(fù)多次試驗，次數(shù)主要取決于經(jīng)驗而且必須制成成品才能進(jìn)行儀器測量。而Quartus II采用的是自頂向下的設(shè)計，縮減了設(shè)計成本，縮短了設(shè)計周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測試，對設(shè)計者經(jīng)驗要求低，保密性強(qiáng)集成度高。圖1.1顯示了使用Quartus II進(jìn)行設(shè)計的各主要環(huán)節(jié)。輸入設(shè)計分析與綜合布局布線時序分析引腳鎖定及下載分析與綜合分析與綜合圖1.1 Quartus II主要設(shè)計環(huán)節(jié)這幾個環(huán)節(jié)分別介紹如下： （1）設(shè)計輸入：設(shè)計輸入包括圖形輸入和硬件描述語言（HDL）文本輸入兩大類型

22、。本次實驗中主要用到其中的原理圖輸入和VHDL輸入兩種方式。HDL設(shè)計方式是現(xiàn)今設(shè)計大規(guī)模數(shù)字集成電路的常用形式，除IEEE標(biāo)準(zhǔn)中VHDL與Verilog HDL兩種形式外，還有各自FPGA廠家推出的專用語言，如Quartus II下的AHDL。HDL語言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)；而原理圖輸入在頂層設(shè)計、數(shù)據(jù)通路邏輯等方面具有圖形化強(qiáng)、功能明確等特點。Quartus II 支持層次化設(shè)計，可以在一個新的輸入編輯環(huán)境中調(diào)用不同輸入設(shè)計方式完成的模塊，從而完成混合輸入設(shè)計以發(fā)揮二者各自特色。（2）分析與綜合：在完成設(shè)計輸入之后，即可對其進(jìn)行分析與綜合。其中先進(jìn)行語法的分析與校正，然

23、后依據(jù)邏輯設(shè)計的描述和各種約束條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合。最終獲得門級電路甚至更底層的電路網(wǎng)表描述文件。因此，綜合就是將電路的高級語言（如行為描述）轉(zhuǎn)換成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序，既可以使用Quartus II中的綜合器來分析設(shè)計文件和建立工程數(shù)據(jù)庫，也可使用其他EDA綜合工具綜合設(shè)計文件，然后產(chǎn)生與Quartus II軟件配合使用的網(wǎng)表文件。（3）仿真：仿真包括功能仿真和時序仿真。進(jìn)行功能仿真，即直接對VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實現(xiàn)的功能否滿足原設(shè)計的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性。而

24、時序仿真接近真實器件運(yùn)行特性的仿真，仿真精度高。Quartus II可以通過建立和編輯波形文件，來執(zhí)行仿真波形的模擬分析。（4）布局布線： 若功能仿真結(jié)果滿足邏輯設(shè)計，則可執(zhí)行布局布線。它的目的是將綜合后產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。在Quartus II中，是使用由綜合中建立的數(shù)據(jù)庫，將工程的邏輯和時序要求與器件的可用資源相匹配。它將每個邏輯功能分配給最好的邏輯單元位置，進(jìn)行布線和時序，并選擇相應(yīng)的互連路徑和引腳分配。 （5）時序分析 Quartus II中的時序分析功能可以分析設(shè)計中所有邏輯的性能，并協(xié)助引導(dǎo)適配器滿足設(shè)計中的時序分析要求。還可以進(jìn)行最少的時

25、序分析，報告最佳情況時序結(jié)果，驗證驅(qū)動芯片外信號的時鐘至管腳延時。 （6）引腳鎖定及下載 為了對設(shè)計工程進(jìn)行硬件測試，應(yīng)將其輸入輸出信號鎖定在芯片確定的引腳上。最后是將下載或配置文件通過編程電纜向FPGA或CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗證。1.2.2 Quartus II的原理圖輸入設(shè)計流程應(yīng)用數(shù)字邏輯電路的基本知識，使用Quartus II原理圖輸入法可以非常方便地進(jìn)行數(shù)字系統(tǒng)的設(shè)計，應(yīng)用Quartus II原理圖輸入法，還可以把原有的使用中小規(guī)模的通用數(shù)字集成電路設(shè)計的數(shù)字系統(tǒng)移植到FPGA中。設(shè)計流程可以分為：（1）建立工程文件夾，包括工程目錄、名稱和選擇合適器件。（2）編輯設(shè)計

26、圖形文件，放置元件、連線、設(shè)定輸入輸出管教名稱。（3）對圖形文件進(jìn)行編譯，檢查電路是否有誤。（4）時序仿真設(shè)計文件，得到方針波形驗證設(shè)計結(jié)果。（5）編程下載設(shè)計文件，包括引腳鎖定和編程下載。1.3 VHDL語言簡介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，誕生于1982年。1987年底，IEEE將VHDL替代了原有的非標(biāo)準(zhǔn)的硬件描述語言，并被美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)

27、格與句法十分類似于一般的計算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL語言的基本結(jié)構(gòu)：一個完整的VHDL語言程序通常包括實體聲明（Entity Declaration）、結(jié)構(gòu)體（Architecture Body）、配置（Configuration）、程序包（Package）和庫（L

28、ibrary）五個組成部分。其中實體和結(jié)構(gòu)體是不可缺少的。前4種分別是編譯的源設(shè)計單元。庫存放已編譯的實體，結(jié)構(gòu)體，配置和包；實體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計模塊都能共享的數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫中選取所需要單元來支持系統(tǒng)的不同設(shè)計，即對庫的使用。庫可由用戶生成或芯片制造商提供，以便共享。實體是描述系統(tǒng)的外部端口，實體說明用于描述設(shè)計系統(tǒng)的外部端口輸入、輸出特征。結(jié)構(gòu)體是描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，即用于描述設(shè)計系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程和系統(tǒng)內(nèi)部的結(jié)構(gòu)及其實現(xiàn)的功能。配置為屬性選項，描述層與層之間、實體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計需要將低層實體作為文件加以利

29、用，這就要用到配置說明，用于從庫中選取所需設(shè)計單元來組成系統(tǒng)設(shè)計的不同版本。程序包為屬性選項，用于把共享的定義放置其中，具體地說主要用來存放各種設(shè)計的模塊都能共享的數(shù)據(jù)類型、常量和子程序等。庫主要用于存放已經(jīng)編譯的實體、結(jié)構(gòu)體、程序包和配置，可由用戶自主生成或有ASIC芯片制造商提供相應(yīng)的庫，以便于設(shè)計中為大家所共享。1.3.1 VHDL的基本結(jié)構(gòu) 一個VHDL設(shè)計由若干個VHDL文件構(gòu)成，每個文件主要包含如下三個部分中的一個或全部： （1）程序包（Package）； （2) 庫（library）（3）實體（Entity）； （4）結(jié)構(gòu)體（Architecture）。VHDL設(shè)計VHDL文件程

30、序包（Packages）聲明在設(shè)計或?qū)嶓w中將要用到的常數(shù)，數(shù)據(jù)類型，元件及子程序等實體（Entities）聲明到其他實體及其他設(shè)計的接口，即定義本設(shè)計輸入輸出端口結(jié)構(gòu)體（Architectures）定義了實體的實現(xiàn)，即電路的具體描述圖1.2 VHDL組成示意圖一個完整的VHDL設(shè)計必須包含一個實體和一個與之對應(yīng)的結(jié)構(gòu)體，一個實體可對應(yīng)多個結(jié)構(gòu)體，以說明采用不同方法來描述電路。（1）程序包（Package） 程序包是用來單純羅列VHDL語言中所要用到的信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等，它是一個可編譯的設(shè)計單元，也是庫結(jié)構(gòu)中的一個層次。要使用程序包時，可以用USE語句說

31、明。例如： USE IEEE.STD_LOGIC_1164.ALL； 該語句表示在VHDL程序中要使用名為STD_LOGIC_1164的程序包中所有定義或說明項。 一個程序包由兩大部分組成：包頭（Header）和包體（Package Body），其中包體是一個可選項，也就是說，程序包可以只由包頭構(gòu)成。一般包頭列出所有項的名稱，而在包體具體給出各項的細(xì)節(jié)。 （2）庫（Library） 庫是專門存放預(yù)先編譯好的程序包（package）的地方。在VHDL語言中，庫的說明總是放在設(shè)計單元的最前面： LIBRARY 庫名； 在設(shè)計單元內(nèi)的語句就可以使用庫中的數(shù)據(jù)。由此可見，庫的好處就在于使設(shè)計者可以共享

32、已經(jīng)編譯過的設(shè)計結(jié)果。在VHDL語言中可以存在多個不同的庫，但是庫和庫之間是獨立的，不能互相嵌套。實際中一個庫就對應(yīng)一個目錄，預(yù)編譯程序包的文件就放在此目錄中。用戶自建的庫即為設(shè)計文件所在目錄，庫名與目錄名的對應(yīng)關(guān)系可在編譯軟件中指定。庫說明語句的作用范圍從一個實體說明開始到它所屬的構(gòu)造體、配置為止。當(dāng)一個源程序中出現(xiàn)兩個以上的實體時，兩條作為使用庫的說明語句應(yīng)在每個實體說明語句前重復(fù)書寫。表1.1是IEEE兩個標(biāo)準(zhǔn)庫“std”與“ieee”中所包含的程序包的簡單解釋。 表1.1 IEEE兩個標(biāo)準(zhǔn)庫庫名程序包名包中預(yù)定義內(nèi)容stdstandardVHDL類型，如bit, bit_vectori

33、eeestd_logic_1164定義std_ logic，std_ logic_ vector等ieeenumeric std定義了一組基s td_logic_1164中定義的類型上的算術(shù)運(yùn)算符ieeestd_ logic arith 定義有符號與無符 號類型，及基于這些類型上的算術(shù)運(yùn)算ieeestd_ logic_ signed定義了基于std_logic與std_logic_vector類型上的有符號的算術(shù)運(yùn)算ieeestd_ logic_ unsigned定義了基于std_logic與std_logic_vector類型上的無符號的算術(shù)運(yùn)算（3）實體（entity）實體是VHDL設(shè)計中

34、最基本的模塊，VHDL表達(dá)的所有設(shè)計均與實體有關(guān)。設(shè)計的最頂層是頂層實體。如果設(shè)計分層次，那么在頂層實體中將包含較低級別的實體。 實體中定義了該設(shè)計所需的輸入/輸出信號，信號的輸入/輸出類型被稱為端口模式，同時實體中還定義他們的數(shù)據(jù)類型。 任何一個基本設(shè)計單元的實體說明都具有如下的結(jié)構(gòu)： Entity <entity_name 實體名> is port （ 信號名，信號名：端口模式 端口類型； ）； End <entity_ name> 每個端口所定義的信號名在實體中必須是唯一的，說明信號名的屬性包括端口模式和端口類型，端口模式?jīng)Q定信號的流向，端口類型決定端口所采用的數(shù)

35、據(jù)類型。 端口模式（MODE）有以下幾種類型： IN 信號進(jìn)入實體但并不輸出； OUT 信號離開實體但并不輸入；并且不會在內(nèi)部反饋使用；INOUT 信號是雙向的（既可以進(jìn)入實體，也可以離開實體）；BUFFER 信號輸出到實體外部，但同時也在實體內(nèi)部反饋。 端口類型（TYPE）有以下幾種類型： Integer：可用作循環(huán)的指針或常數(shù)，通常不用于I/O信號； Bit：可取值“0”或“1”； std_ logic：工業(yè)標(biāo)準(zhǔn)的邏輯類型，取值“0”，“1”，“X” 和“Z” ； std_ logic_ vector：std_ logic的組合，工業(yè)標(biāo)準(zhǔn)的邏輯類型。 由此看出，實體（ENTITY）類似于原

36、理圖中的符號,它并不描述模塊的具體功能。實體的通信點是端口（PORT），它與模塊的輸入/輸出或器件的引腳相關(guān)聯(lián)。 （4）結(jié)構(gòu)體（architecture）結(jié)構(gòu)體是VHDL設(shè)計中最主要部分，它具體地指明了該基本設(shè)計單元的行為、元件及內(nèi)部的連接關(guān)系，也就是說它定義了設(shè)計單元具體的功能。結(jié)構(gòu)體對其基本設(shè)計單元的輸入輸出關(guān)系可以用3種方式進(jìn)行描述，即行為描述（基本設(shè)計單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。不同的描述方式，只體現(xiàn)在描述語句上，而結(jié)構(gòu)體的結(jié)構(gòu)是完全一樣的。 一個完整的、能被綜合實現(xiàn)的VHDL設(shè)計必須有一個實體和對應(yīng)的結(jié)構(gòu)體，一個實體可以對應(yīng)一個或

37、多個結(jié)構(gòu)體，由于結(jié)構(gòu)體是對實體功能的具體描述，因此它一定要跟在實體的后面，通常先編譯實體后才能對結(jié)構(gòu)體進(jìn)行編譯。1.3.2 VHDL的基本語法 （1）VHDL語言的客體及其分類 在VHDL語言中凡是可以賦予一個值的對象就稱為客體（Object）?？腕w主要包括以下3種：信號、常數(shù)、變量（Signal、Constant、Variable）。在電子線路中，這3類客體通常都具有一定的物理含義。 常數(shù)（Constant） 常數(shù)是一個固定的值。所謂常數(shù)說明就是對某一常數(shù)名賦予一個固定的值。通常賦值在程序開始前進(jìn)行，該值的數(shù)據(jù)類型則在說明語句中指明。常數(shù)說明的一般格式如下： Constant 常數(shù)名：數(shù)據(jù)類

38、型:=表達(dá)式； 常量在定義時賦初值，賦值符號為“:=”。 變量（Variable） 變量只能在進(jìn)程語句、函數(shù)語句和過程語句中使用，它是一個局部量。在仿真過程中它不像信號那樣，到了規(guī)定的仿真時間才進(jìn)行賦值，變量的賦值是立即生效的。變量說明語句的格式如下： Variable 變量名：數(shù)據(jù)類型 約束條件:=表達(dá)式； 變量的賦值符號“:=”。 信號（Signal） 信號是電子線路內(nèi)部硬件連接的抽象。它除了沒有數(shù)據(jù)流動方向說明外，其它性質(zhì)幾乎和“端口”一致。信號通常在構(gòu)造體、程序包和實體中說明。信號說明語句的格式如下： Signal 信號名：數(shù)據(jù)類型 約束條件<=表達(dá)式； 信號的賦值符號為“<

39、;=”。 （2） VHDL的運(yùn)算符 在VHDL語言中共有4類運(yùn)算符，可以分別進(jìn)行邏輯運(yùn)算（Logical）、關(guān)系運(yùn)算（Relational）、算術(shù)運(yùn)算（Arithmetic）和并置運(yùn)算（Concatenation）。被運(yùn)算符所運(yùn)算的數(shù)據(jù)應(yīng)該與運(yùn)算符所要求的類型相一致。另外，運(yùn)算符是有優(yōu)先級的，例如邏輯運(yùn)算符NOT，在所有的運(yùn)算符中優(yōu)先級最高。 （3） VHDL常用語句VHDL 常用語句分并行（Concurrent）語句和順序（Sequential）語句： 并行語句（Concurrent）:并行語句總是處于進(jìn)程（PROCESS）的外部。所有并行語句都是并行執(zhí)行的，即與它們出現(xiàn)的先后次序無關(guān)。如w

40、hen .else語句。 順序語句（Sequential）:順序語句總是處于進(jìn)程的內(nèi)部，并且從仿真的角度來看是順序執(zhí)行的。如if-then-else語句。第二章 數(shù)字調(diào)制解調(diào)原理2.1 ASK的調(diào)制與解調(diào)原理振幅鍵控6是正弦載波的幅度隨數(shù)字基帶信號而變化的數(shù)字調(diào)制。當(dāng)數(shù)字基帶信號為二進(jìn)制時，則為二進(jìn)制振幅鍵控。 2.1.1 ASK調(diào)制原理二進(jìn)制幅移鍵控ASK信號是利用二進(jìn)制數(shù)字基帶脈沖序列中的“1”、“0”碼去控制載波輸出的有或無得到的。對單極性不歸零的矩形脈沖序列而言，“1”碼打開通路，送出載波；“0”碼關(guān)閉通路，輸出零電平，所以又稱為通-斷鍵控OOK(on-off Keying)。一般情況

41、下，調(diào)制信號是具有一定波形形狀的二進(jìn)制序列，即 (2-1)式2-1中Ts為碼元間隔；g(t)為調(diào)制信號的脈沖形狀表達(dá)式，為討論方便，這里設(shè)其為單極性不歸零的矩形脈沖；an為二進(jìn)制符號，見公式2-2： (2-2)借助于模擬幅度調(diào)制原理，二進(jìn)制序列幅移鍵控信號的一般表達(dá)式見式2-3。 (2-3)幅移鍵控調(diào)制器可以用一個相乘器實現(xiàn),也可以用一個開關(guān)電路來代替。兩種調(diào)制電路的框圖分別對應(yīng)于圖2.1（a)、(b)。 乘法器輸入信號s(t)s(t)coswcte2aske2ask (a) (b)圖2.1 相乘法產(chǎn)生 圖2.1 開關(guān)電路法產(chǎn)生2.1.2 ASK解調(diào)原理二進(jìn)制序列幅移鍵控信號的解調(diào)，與模擬雙邊

42、帶10AM信號的解調(diào)方法一樣，可以用相干解調(diào)或包絡(luò)檢波（非相干解調(diào)）實現(xiàn)，如圖2.2 (a)、(b)所示。設(shè)計電路時，考慮到成本等綜合因素，在2ASK系統(tǒng)中很少使用相干解調(diào)。BPF乘法器抽樣判決抽樣判決LPF包絡(luò)檢波BPFLPFe2ASK(t)e2ASK(t)Cos(wt+)位定時位定時輸出輸出(a)(b)圖2.2 ASK解調(diào)框圖2.2 FSK的調(diào)制與解調(diào)原理正弦載波的頻率隨二進(jìn)制基帶信號在f1和f2兩個頻率點間變化，則產(chǎn)生二進(jìn)制移頻鍵控信號（2FSK信號）。2.2.1 FSK調(diào)制原理二進(jìn)制移頻鍵控信號可以看成是兩個不同載波的二進(jìn)制振幅鍵控信號的疊加。 若二進(jìn)制基帶信號的1符號對應(yīng)于載波頻率f

43、1，0符號對應(yīng)于載波頻率f2，則二進(jìn)制移頻鍵控信號的時域表達(dá)式見式2-4： (2-4)調(diào)制方式如圖2.3所示：振蕩器1 f1 振蕩器2 f2反相器選通開關(guān)選通開關(guān)相加器e2FSK(t)圖2.3 FSK調(diào)制框圖2.2.2 FSK解調(diào)原理頻移鍵控信號6的解調(diào)也可以采用相干解調(diào)或非相干解調(diào)，原理與二進(jìn)制序列幅移鍵控信號的解調(diào)相同，只是必須使用兩套2ASK接收電路，如圖2.4（a）、（b）所示。與選擇幅移鍵控信號解調(diào)方式的同樣理由，在2FSK系統(tǒng)中也很少使用相干解調(diào)。低通濾波器相乘器帶通濾波器帶通濾波器帶通濾波器包絡(luò)檢波器包絡(luò)檢波器抽樣判決器相乘器低通濾波器抽樣判決器帶通濾波器定時脈沖定時脈沖(a)(

44、b)Cosw1tCosw2t圖2.4 FSK解調(diào)框圖解調(diào)2FSK信號還可以用鑒頻法、過零檢測6法及差分檢波法等。過零檢測法的基本思想是，利用不同頻率的正弦波在一個碼元間隔內(nèi)過零點數(shù)目的不同，來檢測已調(diào)波中頻率的變化。2.3 PSK的調(diào)制與解調(diào)原理在二進(jìn)制數(shù)字調(diào)制中，當(dāng)正弦載波的相位隨二進(jìn)制數(shù)字基帶信號離散變化時，則產(chǎn)生二進(jìn)制移相鍵控(2PSK)信號。 2.3.1 PSK的調(diào)制原理移相鍵控6以載波的固定相位為參考，用與載波相同的相位表示“1”碼；相位表示“0”碼，則第k個碼元表示見公式2-5： (2-5)2PSK已調(diào)信號的時域表達(dá)式為 (2-6) 其中表達(dá)式為： (2-7)2.3.2 PSK解調(diào)

45、原理2PSK信號的解調(diào)只能用相干解調(diào)一種形式。解調(diào)原理框圖及波形如圖2.5所示。帶通濾波器相乘器低通濾波器抽樣判決器e2psk(t)輸出定時脈沖圖2.5 PSK解調(diào)框圖第三章 模塊方案設(shè)計與仿真3.1 ASK的調(diào)制與解調(diào)3.1.1 ASK的調(diào)制方案ASK的調(diào)制器原理如圖3.1所示。輸入隨機(jī)信息序列Ak，經(jīng)過基帶信號形成器，產(chǎn)生波形序列，然后通過乘法器進(jìn)行頻譜搬移，并使帶通濾波器來濾除高頻諧波和低頻干擾，最終輸出振幅鍵控信號Uask(t)。基帶信號形成器乘法器帶通濾波器Akcos2fctUask(t)圖3.1 ASK的調(diào)制器原理圖3.1.2 ASK的解調(diào)模塊如圖3.2所示。模塊有系統(tǒng)時鐘觸發(fā)，包

46、括兩個輸入端：開始調(diào)制信號start、基帶信號x。由y輸出調(diào)制信號。圖3.2 ASK的解調(diào)模塊3.1.3 ASK調(diào)制仿真結(jié)果分析ASK調(diào)制器仿真波形如圖3.3所示。當(dāng)start信號為高電平時，進(jìn)行ASK調(diào)制；載波信號f通過系統(tǒng)時鐘四分頻獲得。圖3.3 ASK調(diào)制仿真圖3.1.4 ASK的解調(diào)方案Ask解調(diào)有同步解調(diào)和包絡(luò)解調(diào)兩種方法，我們以包絡(luò)解調(diào)法為例，該系統(tǒng)能夠通過如圖3.4所示的結(jié)構(gòu)框?qū)崿F(xiàn)?？梢钥闯?，解調(diào)器包括分頻器、計數(shù)器、寄存器和判決器等。其中，分頻器5對時鐘信號進(jìn)行分頻得到與發(fā)射端數(shù)字載波相同的數(shù)字載波信號；寄存器在時鐘上升沿到來時把數(shù)字ASK信號存入寄存器；計數(shù)器利用分頻輸出的載

47、波信號作為計數(shù)器的時鐘信號，在其上升沿到來時，對寄存器中的ASK載波個數(shù)進(jìn)行計數(shù)，當(dāng)計數(shù)值大于3時，輸出1，否則輸出為0；判決器則以數(shù)字載波為判決時鐘，對計數(shù)器輸出信號進(jìn)行抽樣判決，并輸出借調(diào)后的基帶信號。clkstartASK信號寄存器分頻器計數(shù)器判決器基帶信號圖3.4 ASK的解調(diào)原理圖3.1.5 ASK解調(diào)模塊如圖3.5所示。模塊有系統(tǒng)時鐘觸發(fā)，包括兩個輸入端：開始調(diào)制信號start、基帶信號x。由y輸出調(diào)制信號。圖3.5 ASK解調(diào)模塊圖3.1.6 ASK解調(diào)仿真結(jié)果分析ASK的解調(diào)器仿真波形如圖3.6所示。當(dāng)start信號為高電平時，進(jìn)行ASK解調(diào)；在q=11時，m清零；在q=10時

48、，根據(jù)m的大小對輸出基帶信號y的電平判決；在q為其他時，m記xx（x信號的寄存器）的脈沖數(shù)；輸出的基帶信號y滯后輸入的調(diào)制信號x10個clk。圖3.6 ASK解調(diào)仿真圖3.2 FSK的調(diào)制與解調(diào)3.2.1 FSK的調(diào)制方案FSK用不同頻率的載波來傳送數(shù)字信號，并用數(shù)字基帶信號控制載波的頻率。FSK是用兩個不同頻率的載波來代表數(shù)字信號的兩種電平，接收端收到不同的載波信號在進(jìn)行逆變化成為數(shù)字信號，完成信息傳輸過程。FSK調(diào)制器的原理圖如圖3.6所示。首先通過兩個獨立的分頻器產(chǎn)生不同頻率的載波信號，然后通過選通開關(guān)選擇不同頻率的高頻信號，從而實現(xiàn)FSK調(diào)制。f1f2基帶信號圖3.6 FSK的調(diào)制原理

49、圖3.2.2 FSK調(diào)制模塊如圖3.7所示。模塊有系統(tǒng)時鐘觸發(fā)，包括兩個輸入端：開始調(diào)制信號start、基帶信號x。由y輸出調(diào)制信號。圖3.7 FSK調(diào)制模塊圖3.2.3 FSK調(diào)制仿真結(jié)果分析FSK調(diào)制仿真波形如圖3.8所示。當(dāng)start為高電平時，進(jìn)行FSK調(diào)制；載波f1、f2分別是通過clk信號的12分頻和2分頻得到的；基帶碼長是載波信號f1的兩個周期，載波信號f2的6個周期；輸出的調(diào)制信號在時間上滯后于載波信號一個時鐘周期，滯后于輸入時鐘脈沖兩個周期。圖3.8 FSK調(diào)制仿真圖3.2.4 FSK的解調(diào)方案FSK解調(diào)器與ASK解調(diào)器類似，也是由分頻器、寄存器、計數(shù)器和判決器構(gòu)成，其結(jié)構(gòu)圖

50、如圖3.9所示Clk寄存器分頻器Start調(diào)制信號計數(shù)器判決器基帶信號圖3.9 FSK的解調(diào)圖3.2.5 FSK的解調(diào)模塊如圖3.10所示。模塊有系統(tǒng)時鐘觸發(fā)，包括兩個輸入端：開始調(diào)制信號start、基帶信號x。由y輸出調(diào)制信號。圖3.10 FSK的解調(diào)模塊圖3.2.6 FSK的解調(diào)仿真結(jié)果分析FSK的解調(diào)器仿真波形如圖3.11所示。當(dāng)start信號為高電平時，進(jìn)行FSK的解調(diào)；當(dāng)q=11時，m清零；在q=10時，根據(jù)m的大小對輸出基帶信號y的電平判決；在q為其他時，m記下xx的脈沖數(shù)；輸出的基帶信號y滯后輸入的調(diào)制信號x10個clk。圖3.11 FSK的解調(diào)仿真圖3.3 PSK的調(diào)制與解調(diào)3

51、.3.1 CPSK的調(diào)制方案相位鍵控分為絕對調(diào)相（CPSK）和相對調(diào)相（DPSK）兩種。CPSK是利用載波的不同去直接傳送數(shù)字信息是一種方式；DPSK則是用載波相位的相對變化來傳送數(shù)字信號，即利用前后碼之間的載波相位的變化表示數(shù)字基帶信號。CPSK調(diào)制12結(jié)構(gòu)如圖3.12所示。計數(shù)器對外部時鐘信號進(jìn)行分頻與計數(shù)，并輸出兩路相位不同的數(shù)字載波信號；2選1開關(guān)在基帶信號的控制下，對兩路載波信號進(jìn)行選通，輸出的信號即為CPSK信號。Clk計數(shù)器相載波0相載波Start已調(diào)信號2選1開關(guān)基帶信號圖3.12 CPSK的調(diào)制原理圖3.3.2 CPSK的調(diào)制模塊如圖3.13所示。模塊有系統(tǒng)時鐘觸發(fā)，包括兩個

52、輸入端：開始調(diào)制信號start、基帶信號x。由y輸出調(diào)制信號。圖3.13 CPSK的調(diào)制模塊圖3.3.3 CPSK的調(diào)制仿真結(jié)果分析CPSK調(diào)制器仿真波形如圖3.14所示。當(dāng)start為高電平時，進(jìn)行CPSK的調(diào)制；載波信號f1、f2是通過輸入時鐘脈沖clk分頻得到的，且滯后于輸入時鐘脈沖一個時鐘周期，二者之間相位相差；調(diào)制輸出信號y滯后于載波一個時鐘周期，滯后輸入時鐘兩個周期。圖3.14 CPSK的調(diào)制仿真圖3.3.4 CPSK解調(diào)方案CPSK解調(diào)器的結(jié)構(gòu)如圖3.15所示。圖中，計數(shù)器輸出與發(fā)射端同步的0相數(shù)字載波；將計數(shù)器輸出的0相載波與數(shù)字CPSK信號中的載波進(jìn)行與運(yùn)算，當(dāng)兩比較信號在判

53、決時刻都為1時，輸出為1，否則輸出為0，從而實現(xiàn)解調(diào)。計數(shù)器ClkStart基帶信號判決器已調(diào)信號圖3.15 CPSK解調(diào)原理圖3.3.5 CPSK的解調(diào)模塊如圖3.16所示。模塊有系統(tǒng)時鐘觸發(fā)，包括兩個輸入端：開始調(diào)制信號start、基帶信號x。由y輸出調(diào)制信號。圖3.16 CPSK的解調(diào)模塊圖3.3.6 CPSK的解調(diào)仿真結(jié)果分析CPSK解調(diào)器仿真波形如圖3.17所示。當(dāng)start信號為高電平時，進(jìn)行CPSK解調(diào)；當(dāng)q=0時，根據(jù)x的電平來進(jìn)行判決；輸出信號滯后輸出信號x一個時鐘周期。圖3.17 CPSK的解調(diào)仿真圖3.3.7 DPSK調(diào)制方案DPSK調(diào)制器12的結(jié)構(gòu)3.18如圖。圖中的C

54、PSK調(diào)制器與圖3.15所示的CPSK調(diào)制器相同，計數(shù)器與圖中的計數(shù)器相同，異或門和寄存器則共同完成絕對碼到相對碼的變換功能。Clk相對碼異或Start調(diào)制信號CPSK調(diào)制寄存器絕對碼計數(shù)器圖3.18 DPSK調(diào)制框圖3.3.8 DPSK調(diào)制模塊如圖3.19所示。模塊有系統(tǒng)時鐘觸發(fā)，包括兩個輸入端：開始調(diào)制信號start、基帶信號x。由y輸出調(diào)制信號。圖3.19 DPSK調(diào)制模塊圖3.3.9 DPSK調(diào)制仿真結(jié)果分析DPSK調(diào)制器絕對碼轉(zhuǎn)換為相對碼的仿真波形如圖3.20所示。當(dāng)q=0時，輸出信號y是輸出信號x與中間寄存信號xx的異或，輸出信號y滯后于輸入信號x一個時鐘周期。圖3.20 DPSK

55、調(diào)制仿真結(jié)果圖3.3.10 DPSK解調(diào)方案DPSK解調(diào)器的關(guān)鍵則是實現(xiàn)相對碼到絕對碼的轉(zhuǎn)換，其結(jié)構(gòu)3.21如圖。DPSK解調(diào)采用CPSK解調(diào)器與相對碼轉(zhuǎn)換電路即可實現(xiàn)，其中，相對碼到絕對碼的轉(zhuǎn)換是在以計數(shù)器輸出信號為時鐘的控制下完成的。相對碼Clk寄存器計數(shù)器Start異或絕對碼圖3.21 DPSK解調(diào)框圖3.3.11 DPSK解調(diào)模塊如圖3.22所示。模塊有系統(tǒng)時鐘觸發(fā)，包括兩個輸入端：開始調(diào)制信號start、基帶信號x。由y輸出調(diào)制信號。圖3.22 DPSK解調(diào)模塊圖3.3.12 DPSK解調(diào)仿真結(jié)果分析DPSK解調(diào)相對碼轉(zhuǎn)換為絕對碼的仿真波形如圖3.23所示。當(dāng)q=3時，輸出信號y是信號x與xx的異或；輸出信號y滯后于輸入信號x一個基