碩士開題報(bào)告

1、一、立題依據(jù)及價(jià)值鎖相環(huán)路已在很多領(lǐng)域中得到了極其廣泛的應(yīng)用，例如模擬和數(shù)字通信領(lǐng)域以及無(wú)線電電子學(xué)等領(lǐng)域，尤其是在數(shù)字通信中的調(diào)制解調(diào)和相位同步中通常用到各式各樣的鎖相環(huán)。最初，鎖相環(huán)由模擬電路構(gòu)成，但隨著大規(guī)模、高集成、超高速的數(shù)字電路的發(fā)展及計(jì)算機(jī)的廣泛的應(yīng)用，出現(xiàn)了全數(shù)字鎖相環(huán)路。全數(shù)字鎖相環(huán)設(shè)計(jì)的關(guān)鍵技術(shù)主要集中在數(shù)字環(huán)路濾波器和數(shù)字控制振蕩器的設(shè)計(jì)上。對(duì)于PLL的研究現(xiàn)狀，主要包括以下幾方面：1.應(yīng)用于通信系統(tǒng)中的獨(dú)立模擬鎖相環(huán)電路，采用基本的門電路設(shè)計(jì)方式，主要用于低頻范圍。2.嵌入式CPU的開發(fā)和SoC芯片的開發(fā)，集成單顆芯片中。3.基于FPGA芯片PLL技術(shù)的實(shí)現(xiàn)，PLL電路

2、與DDS的組合方式，主要是由DDS獲得高純正度、高設(shè)定分辨率的信號(hào)作用PLL輸入信號(hào)，降低電路的信噪和雜散問(wèn)題。在各個(gè)領(lǐng)域已經(jīng)得到了廣泛的應(yīng)用，而且巨大地改變了人們周圍的生活，提高了人們的對(duì)世界的認(rèn)知：不僅使我們方便地接收電視頻道并看到清晰的電視圖像，還可也使我們收聽(tīng)到遠(yuǎn)在他鄉(xiāng)的情人聲音。在高技術(shù)領(lǐng)域，鎖相環(huán)已經(jīng)成為雷達(dá)、導(dǎo)航、航天、制導(dǎo)、遙控、遙測(cè)，乃至一些工業(yè)生產(chǎn)部門，如冶金、水文地質(zhì)、電力、機(jī)械加工、生產(chǎn)自動(dòng)化等設(shè)備中不可缺少的一部分，占有著重要的作用，例如它可以把深埋在噪聲中的有用信號(hào)提取出來(lái)，從而使地面接收設(shè)備能夠正確地收到衛(wèi)星、宇宙飛船等空間飛行物發(fā)回來(lái)的信息?，F(xiàn)在隨著無(wú)線通訊技術(shù)

3、和寬帶接收機(jī)技術(shù)的迅猛發(fā)展，尤其是手持終端設(shè)備的發(fā)展，為我們的生活提供了極大的便利，豐富了我們的生活，但同時(shí)也對(duì)電路的設(shè)計(jì)提出了更高的要求，例如芯片制造成本的控制，相位噪聲性能的提高，電池續(xù)航能力的提升，以及由于最小線寬工藝不斷縮小而帶來(lái)的寄生效應(yīng)等等。隨著CMOS工藝的發(fā)展，晶體管截止頻率已經(jīng)達(dá)到幾十GHz，而且使利用這種低廉的CMOS工藝來(lái)實(shí)現(xiàn)前端接收/發(fā)射機(jī)成為可能，極大地推動(dòng)了系統(tǒng)集成的發(fā)展。由于科學(xué)技術(shù)發(fā)展和實(shí)際應(yīng)用的需要，不斷的促進(jìn)人們對(duì)鎖相環(huán)技術(shù)的研究，從而促進(jìn)了該技術(shù)的迅猛發(fā)展。鎖相環(huán)可以實(shí)現(xiàn)的功能越來(lái)越多，概括起來(lái)主要有以下十幾個(gè)方面：頻率合成與頻率轉(zhuǎn)移；自動(dòng)頻率調(diào)諧跟蹤；模

4、擬和數(shù)字信號(hào)的相干解調(diào)；AM波的同步檢波；數(shù)字通信中的同步提取；鎖相穩(wěn)頻、倍頻和分頻；鎖相測(cè)速與測(cè)距；鎖相FM(PM)調(diào)制與解調(diào)；微波鎖相頻率源；微波鎖相功率放大等。因此，研究一種頻率穩(wěn)定性好、抗干擾能力強(qiáng)和同步性能好的鎖相環(huán)有非常重要的意義。隨著集成電路工藝的發(fā)展，一方面電源電壓逐漸下降至1V甚至更低，另一方面集成無(wú)源器件，包括電容、電感等尺寸卻基本不隨工藝縮小，另外由于閃爍噪聲，很多情況下模擬電路無(wú)法使用最短溝道的晶體管，這就決定了模擬電路尺寸無(wú)法像數(shù)字電路那樣隨工藝減小。同時(shí)由于納米器件的速度飽和，MOS晶體管的跨導(dǎo)不再和溝道寬長(zhǎng)比成正比，而是只正比于溝道寬度，這也阻礙了模擬電路性能隨工

5、藝進(jìn)步的提高。以上各個(gè)因素都導(dǎo)致傳統(tǒng)意義上的模擬集成電路成本在先進(jìn)工藝中越來(lái)越高，性能卻呈現(xiàn)飽和。因此需要探索以更多數(shù)字電路方式來(lái)實(shí)現(xiàn)傳統(tǒng)模擬電路的功能，包括鎖相環(huán)。此外在很多以數(shù)字電路為主的芯片中，都要用到鎖相環(huán)電路，比如在微處理器中，需要鎖相環(huán)來(lái)產(chǎn)生時(shí)鐘信號(hào)，在這一類應(yīng)用中，以數(shù)字電路為主的鎖相環(huán)實(shí)現(xiàn)方案就更有優(yōu)勢(shì)7-12。二、研究?jī)?nèi)容及方法2.1 主要研究?jī)?nèi)容本設(shè)計(jì)主要研究用全數(shù)字電路實(shí)現(xiàn)高速率、高分辨率，低鎖定時(shí)間的鎖相環(huán)1。系統(tǒng)框圖見(jiàn)圖1。圖 1 ADPLL系統(tǒng)框圖本設(shè)計(jì)中ADPLL主要由鑒相器（PD），分頻器（Divider），數(shù)控振蕩器（DCO）和鑒頻鑒相控制器（Frequenc

6、y/Phase Locking Controller）組成。2.2鑒相器設(shè)計(jì)方案數(shù)字鑒相器也稱采樣鑒相器，是用來(lái)比較輸入信號(hào)與壓控振蕩器輸出信號(hào)的相位，它的輸出電壓是 對(duì)應(yīng)于這兩個(gè)信號(hào)相位差的函數(shù)。它是鎖相環(huán)路中的關(guān)鍵部件，數(shù)字鑒相器的形式可分為：過(guò)零采樣鑒相器、觸發(fā)器型數(shù)字鑒相器、超前滯后型數(shù)字鑒相器和奈奎斯特速率取樣鑒相器2。本設(shè)計(jì)采用了一種新型的靈敏放大器型鑒頻鑒相器，實(shí)現(xiàn)電路如圖2所示。這種鑒相器對(duì)輸出信號(hào)和參考信號(hào)相位差有著極高的分辨率，可以大大減小“死區(qū)”。圖 2 PD電路圖3是此鑒相器仿真結(jié)果。當(dāng)ref_clk為低時(shí)，up和down被預(yù)充電至高電平。若ref_clk領(lǐng)先于div_

7、clk，up信號(hào)將保持高電平，而down信號(hào)將被下拉至低電平。反之，若ref_clk落后于div_clk，down信號(hào)將保持高電平，而up信號(hào)將被下拉至低電平。在ref_clk的下降沿，up和down信號(hào)被重新預(yù)充電至高電平。圖 3 PD仿真結(jié)果2.3 數(shù)字控制振蕩器設(shè)計(jì)數(shù)控振蕩器（DCO），又稱為數(shù)字鐘。它在數(shù)字環(huán)路中所處的地位相當(dāng)于模擬鎖相環(huán)中的壓控振蕩器（VCO）。但是，它的輸出是一個(gè)脈沖序列，而該輸出脈沖序列的周期受數(shù)字環(huán)路濾波器送來(lái)的校正信號(hào)的控制。其控制特點(diǎn)是：前一采樣時(shí)刻得到的校正信號(hào)將改變下一個(gè)采樣時(shí)刻的脈沖時(shí)間位置21。數(shù)控振蕩器是數(shù)字鎖相環(huán)的關(guān)鍵。數(shù)控振蕩器的振蕩頻率直接影

8、響著鎖相環(huán)的輸出頻率范圍，本設(shè)計(jì)研究了多種數(shù)控振蕩器的實(shí)現(xiàn)方案。2.3.1 DAC控制振蕩器DAC控制振蕩器是一種數(shù)?；旌系腄CO實(shí)現(xiàn)方法。振蕩器部分為普通的壓控振蕩器（VCO），數(shù)字控制信號(hào)經(jīng)DAC轉(zhuǎn)換為模擬信號(hào)后進(jìn)行頻率控制。這種設(shè)計(jì)方案使用的是現(xiàn)在有非常成熟設(shè)計(jì)的DAC和傳統(tǒng)VCO，可以大大減小設(shè)計(jì)難度和工作量。但是，該方案使用的DAC和VCO是模擬器件，無(wú)法發(fā)揮數(shù)字鎖相環(huán)中數(shù)字電路帶來(lái)的優(yōu)點(diǎn)。DAC控制振蕩器需要對(duì)器件的模擬特性進(jìn)行精確建模，這在現(xiàn)今的技術(shù)條件下很難做到。此外，當(dāng)需要引入新技術(shù)對(duì)方案進(jìn)行改進(jìn)時(shí)，該器件的模擬部分會(huì)增加工作量3。圖 4 DAC控制振蕩器2.3.2數(shù)控開關(guān)控

9、制振蕩器在數(shù)控開關(guān)電容振蕩器中，控制器通過(guò)數(shù)字開關(guān)控制實(shí)現(xiàn)頻率調(diào)節(jié)。該方案振蕩器部分可以選用LC振蕩器，數(shù)字開關(guān)主要通過(guò)改變電路物理參數(shù)（如電容等）實(shí)現(xiàn)頻率調(diào)節(jié)3。圖 5 數(shù)字開關(guān)控制DAC因?yàn)槭褂昧穗娙蓦姼?，整個(gè)DCO電路會(huì)過(guò)于龐大，不利于集成，調(diào)頻范圍也較窄，這是這種方案的缺陷。2.3.3 改進(jìn)的環(huán)路振蕩器為了兼顧高調(diào)諧精度和大調(diào)諧范圍，設(shè)計(jì)中采用粗細(xì)調(diào)諧相結(jié)合的方法。圖6示出了本設(shè)計(jì)中的數(shù)字控制振蕩器，粗調(diào)諧通過(guò)改變反相器鏈的級(jí)數(shù)實(shí)現(xiàn)，細(xì)調(diào)諧通過(guò)改變反相器的負(fù)載電容實(shí)現(xiàn)。粗調(diào)諧中的反相器級(jí)數(shù)選擇通過(guò)傳輸門實(shí)現(xiàn)，細(xì)調(diào)諧中的負(fù)載電容用MOS柵電容實(shí)現(xiàn)，用MOS開關(guān)選通4。這種DCO設(shè)計(jì)方案有

10、以下優(yōu)勢(shì)：1. 大頻率調(diào)節(jié)范圍。當(dāng)DCO有著較寬的頻率調(diào)節(jié)范圍時(shí)，可以被廣泛使用在不同應(yīng)用中。2. 高分辨率。分辨率是指DCO輸出信號(hào)相鄰頻率的差值，更高的分辨率可以減小頻率鎖定誤差。圖 6改進(jìn)的環(huán)路振蕩DCO為了減小電源電壓抖動(dòng)和溫度對(duì)DCO輸出頻率精度的影響，本設(shè)計(jì)還對(duì)延時(shí)單元進(jìn)行了改進(jìn)。圖 7 推挽反相器圖 8 電流源反相器延時(shí)單元由兩個(gè)反相器串聯(lián)組成。圖7是推挽反相器，也是經(jīng)常在DCO中使用的基本反相器單元。圖8是電流源反相器，由鏡像電流源驅(qū)動(dòng)。由這兩種反相器分別構(gòu)成的DCO輸出頻率受電源電壓和溫度的影響曲線如圖9、10所示22。圖 9 電源電壓對(duì)輸出頻率影響圖 10 電源電壓對(duì)輸出頻

11、率影響圖9和圖10中橫坐標(biāo)分別表示電源電壓和溫度，縱坐標(biāo)表示DCO輸出頻率的便宜度，當(dāng)頻率便宜度為0時(shí)表示輸出頻率沒(méi)有誤差。從上述兩圖中不難看出，溫度和電源電壓對(duì)以兩種反相器為基礎(chǔ)分別設(shè)計(jì)的DCO有著不同的影響。當(dāng)電源電壓提升時(shí)，推挽式反相器DCO頻率發(fā)生正向偏移，電流源反相器DCO頻率發(fā)生負(fù)向偏移；當(dāng)溫度提升時(shí)，推挽式反相器DCO頻率發(fā)生負(fù)向偏移，電流源反相器DCO頻率發(fā)生正向偏移。不難看出，溫度和電源電壓對(duì)以兩種反相器為基礎(chǔ)分別設(shè)計(jì)的DCO輸出頻率偏移的影響是相反的，因此，如果以兩種反相器的組合來(lái)實(shí)現(xiàn)延時(shí)單元設(shè)計(jì)，有可能會(huì)抵消溫度和電源電壓抖動(dòng)對(duì)輸出頻率的影響。圖11展示了當(dāng)使用組合反相器

12、實(shí)現(xiàn)延時(shí)單元時(shí)電源電壓對(duì)輸出頻率的影響?？梢园l(fā)現(xiàn)當(dāng)采用組合方案時(shí)，頻率偏移可以大大減小。圖 11 組合反相器實(shí)現(xiàn)延時(shí)單元2.3.4并聯(lián)環(huán)路振蕩器查閱相關(guān)文獻(xiàn)可以發(fā)現(xiàn)，單單采用環(huán)振設(shè)計(jì)DCO很難將頻率做到上GHz，本設(shè)計(jì)針對(duì)普通環(huán)振提出了一種改進(jìn)方法，可以提升輸出頻率6。基本結(jié)構(gòu)見(jiàn)圖12。圖 12 并聯(lián)環(huán)路振蕩器當(dāng)反相器并聯(lián)時(shí)，振蕩頻率會(huì)增加。該方案通過(guò)數(shù)字信號(hào)控制三態(tài)反相器并聯(lián)數(shù)目來(lái)調(diào)節(jié)輸出頻率。查閱相關(guān)文獻(xiàn)可知，在65nm工藝下用該DCO設(shè)計(jì)的全數(shù)字鎖相環(huán)輸出頻率可達(dá)8GHz。2.4鑒頻鑒相控制器設(shè)計(jì)本設(shè)計(jì)中的鑒頻和鑒相是分開進(jìn)行的，鑒頻完成粗調(diào)諧功能，鑒相完成細(xì)調(diào)諧功能。2.4.1鑒頻控制

13、算法鑒頻的思想是在一個(gè)定長(zhǎng)的比較窗內(nèi)比較ref_clk和div_clk的跳變沿的數(shù)目，根據(jù)比較的結(jié)果調(diào)整粗調(diào)諧字（CTW）。為了提高頻率鎖定的速度，設(shè)計(jì)中采用雙沿觸發(fā)的計(jì)數(shù)器對(duì)上升沿和下降沿計(jì)數(shù)，這樣可以縮短比較窗的長(zhǎng)度。本設(shè)計(jì)中比較窗的長(zhǎng)度是15個(gè)ref_clk的周期，于是比較窗內(nèi)ref_clk的跳變沿的數(shù)目是已知的，這樣可以只對(duì)div_clk的跳變沿計(jì)數(shù)。另外，為了達(dá)到快速頻率鎖定的目的，鑒頻中采用二分搜索法調(diào)整粗調(diào)諧字，算法框圖如圖13所示。其中，Max寄存器用于保存較大的調(diào)諧字，Min寄存器用于保存較小的調(diào)諧字。本設(shè)計(jì)中粗調(diào)諧字有3位，因此Max的初始值為7，Min的初始值為0。鑒頻時(shí)

14、，根據(jù)比較器的輸出將Max和Min的平均值重新賦給Max或Min。具體來(lái)說(shuō)，如果雙邊沿計(jì)數(shù)器的計(jì)數(shù)值大于30，說(shuō)明DCO的輸出頻率偏高，此時(shí)應(yīng)增大粗調(diào)諧字，于是將Max和Min的平均值賦給Min；反之，若計(jì)數(shù)值小于30，說(shuō)明DCO的輸出頻率偏低，此時(shí)將Max和Min的平均值賦給Max。當(dāng)平均值和Min相等時(shí)，鑒頻結(jié)束，之后，粗調(diào)諧字將保持不變24。圖 13 鑒頻控制算法框圖2.4.2鑒相控制算法FTWppl寄存器用于保存primary phase lock階段的細(xì)調(diào)諧字，當(dāng)相位差極性未發(fā)生翻轉(zhuǎn)時(shí)，以phaseGain為步長(zhǎng)調(diào)整細(xì)調(diào)諧字。phaseGain的正負(fù)由鑒相結(jié)果（up，down信號(hào)）決

15、定?？紤]到鑒相剛開始時(shí)相位差較大，之后逐漸減小，故采用移位寄存器實(shí)現(xiàn)變步長(zhǎng)調(diào)諧。初始調(diào)諧步長(zhǎng)為8，每經(jīng)過(guò)一個(gè)ref_clk周期，移位寄存器右移一位，調(diào)諧步長(zhǎng)變?yōu)樵瓉?lái)的1/2，經(jīng)過(guò)三個(gè)ref_clk周期后，調(diào)諧步長(zhǎng)變?yōu)?，之后移位寄存器停止移位，調(diào)諧步長(zhǎng)恒定為1。在調(diào)諧過(guò)程中，如果相位差極性發(fā)生翻轉(zhuǎn)，則把FTWppl寄存器和Record寄存器的值求平均，并將把平均值重新賦給FTWppl和Record。需要注意的是，由于細(xì)調(diào)諧字的位數(shù)有限，如果不加限制，很有可能導(dǎo)致調(diào)諧字溢出，引起失鎖。為了避免這一點(diǎn)，當(dāng)細(xì)調(diào)諧字為0時(shí)應(yīng)阻止其繼續(xù)減小直到相位差極性發(fā)生翻轉(zhuǎn)；同理，細(xì)調(diào)諧字為31時(shí)應(yīng)阻止其繼續(xù)增大直

16、到相位差極性發(fā)生翻轉(zhuǎn)28。圖 14 鑒相控制算法框圖2.5設(shè)計(jì)指標(biāo)全數(shù)字鎖相環(huán)電路設(shè)計(jì)目標(biāo)：1) 輸出時(shí)鐘周期能達(dá)到2.5GHz2) p-p抖動(dòng)控制在0.5UI以內(nèi)。3) 較小的面積、功耗三、可行性分析東南大學(xué)射頻與光電集成電路研究所擁有比較完善的射頻、超高速與光電集成電路無(wú)生產(chǎn)線設(shè)計(jì)平臺(tái)。在硬件方面，建立了由工作站、服務(wù)器、PC、打印機(jī)和網(wǎng)絡(luò)聯(lián)結(jié)器構(gòu)成的UNIX、LINUX和WINDOWS兼容的網(wǎng)絡(luò)。在軟件環(huán)境建設(shè)方面，與國(guó)際知名的集成電路設(shè)計(jì)EDA軟件公司Cadence、Agilent、Synopsis、Silvaco、Panda、Artisan、Mentor和VeriSilicon建立了

17、合作關(guān)系，配置了從系統(tǒng)分析、邏輯綜合、FPGA設(shè)計(jì)、電路分析和版圖設(shè)計(jì)在內(nèi)的全流程集成電路設(shè)計(jì)軟件工具。開辟了十多條國(guó)內(nèi)外工藝在內(nèi)的射頻、超高速與光電集成電路MPW模式代工渠道，其中包括臺(tái)積電、中芯國(guó)際、特許半導(dǎo)體、美國(guó)捷智半導(dǎo)體、法國(guó)OMMIC等，以及國(guó)內(nèi)外的其他MPW服務(wù)中心。開發(fā)了多種集成電路工藝器件模型、單元庫(kù)和工藝設(shè)計(jì)套件。已建立一個(gè)功能齊全的射頻、超高速與光電集成電路測(cè)試環(huán)境，擁有超高速數(shù)字、射頻、微波、毫米波和光電集成電路在芯片測(cè)試和在基板測(cè)試的基本儀器設(shè)備，系統(tǒng)測(cè)試的最高數(shù)據(jù)速率達(dá)到40Gb/s。同時(shí)射光所擁有資深的集成電路設(shè)計(jì)指導(dǎo)老師和經(jīng)驗(yàn)豐富的測(cè)試人員，可以保證本課題從流片

18、到測(cè)試的順利完成。四、預(yù)期成果本設(shè)計(jì)可以實(shí)現(xiàn)高速全數(shù)字鎖相環(huán)的電路設(shè)計(jì)，并在Cadence平臺(tái)進(jìn)行仿真，最終進(jìn)行流片及測(cè)試。五、預(yù)計(jì)的困難及解決辦法關(guān)鍵問(wèn)題及難點(diǎn)：1)過(guò)調(diào)諧或欠調(diào)諧導(dǎo)致的抖動(dòng)2)鑒相器的死區(qū)問(wèn)題3)鎖定時(shí)間的減小針對(duì)上述問(wèn)題及難點(diǎn)，解決方案如下：1)加入抖動(dòng)抑制模塊2)加入抖動(dòng)抑制模塊3)采用可變步長(zhǎng)的調(diào)諧方案參考文獻(xiàn)：1. Hsuan-Jung Hsu and Shi-Yu Huang, “A Low-Jitter ADPLL via a Suppressive Digital Filter and an Interpolation-Based Locking Scheme

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