北郵考研計算機(jī)組成原理專業(yè)課試卷5

1、研究生入學(xué)試卷五一填空題（每小題3 分，共 18 分）.cache 是一種 a._存儲器，是為了解決cpu 和主存間速度不匹配而采用的一項重要的硬件技術(shù)?，F(xiàn)發(fā)展為b._體系； c._分設(shè)體系。.串聯(lián)堆棧與存儲器堆棧的區(qū)別是，前者一般不需要a._，操作時堆棧的頂部保持不動，數(shù)據(jù)則b._，而后者采用c._的方法。.cpu 從 a._取出一條指令并執(zhí)行這條指令的時間和稱為指令周期，由于各種指令的操作功能不同，各種指令的指令周期是b._，但在流水cpu 中要求做 到 c._。.當(dāng)代 流行的 標(biāo)準(zhǔn)總線內(nèi) 部 結(jié)構(gòu)包含 數(shù)據(jù) 傳送總線 ，a._總線 ，b._總線 ，c._線。.每一種 外 設(shè)都是在 自己

2、的 a._控制下進(jìn) 行 工作，而 a 則 通過 b._和 c._相連 ，并受 c 控制 。.scsi 是 a._i/o 接口 ，ieee1394 是 b._i/o 接口 ，它們 是兩個最具權(quán)威 和發(fā)展前景的 c._技術(shù)。二（11 分）設(shè) 有浮點 數(shù) x=2-50.0110011,y=23 (-0.1110010),階碼 用位移碼表示 ，尾 數(shù)（含符號位 ）用 位補(bǔ)碼表示。求 xy浮。要求用 補(bǔ)碼完成尾 數(shù)乘法運算 ，運算結(jié)果尾數(shù)仍 保留位 （含符號位 ） ，并用 尾數(shù)之后的 位值處理舍入操作。三（10 分） 余 3 碼是 8421 有權(quán)碼基礎(chǔ)上加（0011）后 所得 的編碼 （無權(quán)碼 ） 。余

3、 3 碼編碼的 十進(jìn)制加 法規(guī) 則如下： 兩個十進(jìn)制 一位數(shù)的 余 3 碼相加 ，如結(jié)果無進(jìn)位，則從和數(shù)中 減去 3（加上 1101） ；如結(jié)果有進(jìn)位 ，則和數(shù)中 加上 3（ 加 0011） ，即得 和數(shù)的 余 3 碼。請設(shè) 計余 3 碼編碼 的十進(jìn)制加 法器 單元電路 。四（10 分） 有 一個 16k16 位的存儲器，由1k4 位的 dram 芯片構(gòu)成 （ 芯片 是 6464 結(jié)構(gòu) ） 。問：(1)共需要 多少 ram 芯片 ？(2)畫出存儲體的 組成框圖 。(3)采用 異步刷新 方式，如單元 刷新 間隔不超過 ms，則 刷新信 號周期是 多少？五（10 分） 某 16 位機(jī)器所使用的指令

4、 格式 和尋址 方式如下所示 ， 該機(jī) 有兩個 20 位基 址寄存器， 四個 16 位變址寄 存器，十六個 16 位通 用寄存器。指令 匯編格式 中的 s(源)， d( 目標(biāo))都是通用寄存器， m 是主存的一 個單元 ，三種指令的操作碼分別是 mov(op) = （a）h , sta(op)=(1b)h, lda(op)=(3c)h。 mov 是傳送 指令， sta 為寫數(shù)指令， lda 為讀數(shù)指令。15 10 9 8 7 4 3 0 op 目標(biāo)源mov s, d 15 10 9 8 7 4 3 0 op 基址源變址位移量sta s, m 15 10 9 8 7 4 3 0 op 目標(biāo)20 位

5、 地 址lda s, m 要求（ 1）分 析三 種指令的指令 格式 和尋址 方式特 點（2）處理 機(jī)完成 哪一種操作 所花時間 最短？那 一種 最 長？第二 種指令的執(zhí)行時間有 時會等 于第三 種指令的執(zhí)行時間嗎？（3）下列情況 下每個十 六進(jìn)制 指令 字分別 代表 什么 操作 ？其 中有編碼 不正確 時， 如 何改正才 能成為合法指令 ？ (f0f1)h (3cd2)h (2856)h (6fd6)h (1c2)h六（11 分）如圖 a5.1 所示 的處理 機(jī)邏輯框圖 中，有兩 條獨立 的總線 和兩個 獨立 的存儲器。已知 指令存儲器im 最大容量 為 16384 字（字長 位 ） ， 數(shù)據(jù)

6、存儲器dm 最大容量 為 65536字（ 字長 位） 。各 寄存器 均有“打 入”(rin) 和“送出” (rout)控制 命令，但 圖 中未標(biāo)出。(1)指出 下列 個寄存器的 位數(shù)。程序 計數(shù)器 pc，指令 寄存器 ir，累加器 ac0 和 ac1，通用寄存器 r0 r7,指令存儲器 地址寄 存器 iar, 指令存儲器數(shù)據(jù)寄存器 idr ，數(shù)據(jù)存儲器 地址寄 存器 dar ，數(shù)據(jù)存儲器數(shù)據(jù) 寄存器 ddr (2) 設(shè) 機(jī)器指令 格式 為17 13 12 0 op x 加法指令 可寫 為“add x(ri)” ,其功能是 (ac0) + (ri) + x) ac1,其 中(ri) + x) 部

7、分 通過尋址 方式指向數(shù)據(jù)存儲器dm 。 現(xiàn)取 ri為 r1。 畫出 add 指令的指令周期流程圖 ， 寫明“ 數(shù)據(jù)通路 ”和相應(yīng)的 微操作 控制 信號 。圖 a5.1 七（10 分） 試推導(dǎo)磁盤 存儲器 讀寫 一塊信 息 所需總時間的 公 式。八（10 分） 圖 a5.2 是分 布式仲裁 器的 邏輯 結(jié)構(gòu) 圖，請 對此 圖分析說 明。仲裁ab7總abi線ab0競爭w7wiw0cn7cnicn0 cn7cnicn0 設(shè)備競爭 號設(shè)備競爭 號接其他設(shè)備圖 a5.2九（ 10 分）某時序 產(chǎn)生 器的主要 邏輯 電路如 圖 a5.3 所示 ，為脈沖 時鐘 源輸出的方 波脈沖（ 頻率 為 10mhz

8、） ， c1c4為 d 觸發(fā)器， t1 t4為四個輸出的 節(jié)拍脈沖 。（1）試畫 出 c4 ，c1 ， c2 ， c3各觸發(fā)器 q 端波形 和 t1t4的波形 （要求 兩個 cpu 周期，并 說明脈沖寬 度） 。（2）如果 要 產(chǎn)生 t1 t5 五個等 間隔的節(jié)拍脈沖 ，問電路如 何改 進(jìn)？t4 t1t2t3q q q q q qc1c2c3d d d +5v 10mhz q q c4d 圖 a5.32 3 時鐘脈沖 源研究生入學(xué)試卷五答案一 填空題1.a.高速緩沖b.多級 cache c.指令 cache和數(shù)據(jù) cache2.a.堆棧指 示器b.相對于堆棧 上下移 動c.堆棧頂部 相對 數(shù)據(jù)

9、 進(jìn)行移動3.a.存儲器b.不相同的c.一致4.a.仲裁b.中斷和同 步c.公用5.a.設(shè)備控制 器b 適配器c.主 機(jī)6.a.并行b.串行c.標(biāo)準(zhǔn)接口二解：移碼 采用 雙符號位 ，尾數(shù)補(bǔ)碼 采用 單符號位 ，則 有 mx補(bǔ)=0.0110011,my補(bǔ)=1.0001110,ey補(bǔ)=11 011,ey補(bǔ)=00 011,ex補(bǔ)=00 011, (1) 求階碼 和 ex+ey移=ex移+ey補(bǔ)=00 011 + 00 011 = 00 110, 值為移碼 形式 -2 （2） 尾數(shù)乘法運算 可采用 補(bǔ)碼 陣列 乘法器 實現(xiàn)， 即有 mx補(bǔ)my補(bǔ)= 0.0110011補(bǔ)1.0001110補(bǔ) = 1.00

10、11001,10010010補(bǔ)（3） 規(guī)格 化處理乘積的 尾數(shù)符號位 與最 高數(shù)值位符號相 反，已是規(guī)格化的數(shù)， 不需要 左規(guī)，階碼仍為 00110。（4） 舍入處理尾數(shù)為 負(fù)數(shù)， 且是雙倍 字長 的乘 積， 按 舍入規(guī) 則， 尾數(shù)低位部分的前4 位為 1001，應(yīng)作 “入” ， 故尾數(shù)為 1.0011010 。最 終相乘結(jié)果 為 x y浮= 00 110, 1.0011010;其真值為 x y= 2-2(-0.1100110) 三解：設(shè)余三 碼編碼 的兩個運算 數(shù)為 xi和 yi，第一次用二進(jìn)制加 法求和 運算 的和數(shù)為si， 進(jìn)位 為 ci+1； 校正后所得 的余 三碼和數(shù)為 si， 進(jìn)位

11、 為 ci+1，則 有：xi=xi3xi2xi1xi0yi=yi3yi2yi1yi0 si =si3si2si1si0 當(dāng) ci+1=1 時， si=si+0011 并產(chǎn)生 ci+1當(dāng) ci+1=0 時， si=si+1101 根據(jù) 以上分析，可畫 出余三碼編碼 的十進(jìn)制加 法器 單元電路如 圖 a5.3 所示 。si3 si2si1 si0ci+1 十進(jìn) 校正cnsi3 si2 si1 +3v si0ci+1二進(jìn)加 法xi3yi3 xi2yi2 xi1yi1xi0 yi0 fa fa fa fa fa fa fa fa 圖 a5.3 四存儲器的 總?cè)萘?為 16k16 位 =256k 位，所

12、以 用 ram 芯片 為 4k 位， 故芯片總 數(shù)為256k 位/4k 位 = 64 片 。（2）由于存儲 單元 數(shù)為 16k， 故地址長 度為 14 位（設(shè) a13a0 ） 。 芯片單元 數(shù)為 1k 則占用 地址長 度為 10 位（a9a0 ） 。每一 組 16 位（4 片） ，共 16 組，組與組間譯 碼采用 4：16 譯碼。 組成框圖 如圖 a5.4 所示 。a9a0 cs15cs1cs0cs15 cs2 cs1 cs01k4 1k4 1k4 4:16 譯碼器4 4 4 a13 a12a11 a10圖 a5.4 (3) 采用 異步刷 方式 ，在 2ms 時間 內(nèi)分散地把芯片 64 行刷新

13、 一遍， 故刷新信 號的時間間隔 為 2ms/64 = 31.25 s，即 可取刷新信 號周期為 30 s 五解:（1)第一種指令是 單字長二地址 指令， rr 型；第二 種指令是 雙字長二地址 指令 rs 型， 其中 s 采用 基址尋址 或 變址尋址 ，r 由源寄 存器決 定 ；第三 種也是雙 字二地址 指令，rs 型，其中 r 由目標(biāo)寄存器決 定，s 由 20 位地址 (直接尋址 )決定。（ 2）處理 器完成 第一種指令 所花的時間 最短，因為是 rr 型指令，不需要 訪問存儲器。第二 種指令 所花的時間 最長，因為是 rs 型指令， 需要 訪問存儲器， 同時要 進(jìn)行尋址 方式 的變換運算

14、（基址 或變址 ） ，這 也要時間。 第二 種指令的執(zhí)行時間不會等 于第三 種指令， 因 為第三 種指令 雖也訪 問存儲器，但 節(jié)省 了求 有效地址 運算 的時間 開銷 。（3）根據(jù)已知 條件 ：mov(op) = 0010101 sta(op) = 011011 lda(op) = 111100 ，將 指令的 十六進(jìn)制 格式 轉(zhuǎn)換 成二進(jìn)制代碼 且比較 后可知 ：（f0f1）h(3cd2)h指令 代表 lda 指令， 編碼 正確 ， 其含義是把主存（13cd2 ）h地址 單元 的內(nèi) 容取至 15 號寄存器。（2856）h代表 mov 指令， 編碼 正確 ，含義是把 6 號源寄 存器的 內(nèi) 容

15、傳送 至 5 號 目標(biāo)寄存器。 (6fd6)h是單字長 指令，一 定是 mov 指令，但 編碼 錯誤 ，可改正 為(28d6)h （1c2）h是編碼 錯誤 ，可改正 為（ 28c2）h, 代表 mov 指令。六解： (1)pc = 14 位ir = 18 位ac0 = ac1 = 16 位r0r3 = 16 位lar = 14 位idr = 18 位dar = 16 位ddr = 16 位(2) 加法指令 “ add x(ri)”是一條 隱 含指令， 其中一 個操作數(shù) 來自 ac0.另一個操作數(shù)在 dm中， 其地址 由通用寄 存器的 內(nèi)容（ri ）加上 指令 格式 中的 x量值決定 。其指令周

16、期流 程圖畫于圖 a5.5 中， 相應(yīng)的微程序 控制符號標(biāo) 在 框圖 外面。d15-d0 pcout ,iarin取指讀 im,idrinidrout ,irin r1out ,xout,+ ,ac1inac1out,darin執(zhí)行讀 dm,ddrinac0out(bus1),+ ddrout (bus2), ac1in圖 a5.5七。解： 設(shè)讀寫 一塊信 息所需總 時間為 t，平均找道 時間為 ts，平均等 待時間為 te，讀寫一塊信 息的傳輸時間為，則t = ts+ te + tm假設(shè)磁盤 以每秒 r 轉(zhuǎn)速率旋轉(zhuǎn) ，每條 磁道容量 為 n 個字 ， 則數(shù)據(jù) 傳輸率= rn 個字 /秒，又假

17、 設(shè)每 塊 的字?jǐn)?shù)為 n, 因而一 旦 讀寫 定位在該塊 始端 ，就能在 tm(n/rn) 秒的時間中 傳 輸完畢 。te是磁盤 旋轉(zhuǎn) 半周的時間， te = (1/2r) 秒。由 此可得：t = ts + (1/2r) + (n/rn) ( 秒)八解：所有 參與 本次競爭 的各主設(shè) 備將 其競爭 號 cn 取反后打到 ab 線上 ，以實 現(xiàn)“線或”邏輯 。ab 線上 低電平表示 至少有一個主設(shè) 備的 cni 為 1；ab 線上 高電平表示所有 主設(shè)備的 cni 為 0。競爭 時 cn 與 ab 逐 位比較 ，從 最高 位（b7）至最低位（b0）以一維菊 花 鏈方式進(jìn)行。只有上 一位 競爭 得

18、勝者 wi+1位為 1， 且 cni=1，或 cni=0 并 abi 為高電平時， 才使 wi位為1。但 wi=0 時， 將一直 向下傳 遞，使其 競爭 號后面的 低位不能 送上 ab 線。競爭 不過的設(shè) 備自 動撤除 其競爭 號 。在競爭 期間，由于w 位 輸入的作用，各設(shè) 備在其內(nèi)部的 cn 線上 保留其競爭 號并不 破壞 ab 線上 的信息。由于 參加競爭 的各設(shè) 備速度不一 致，這 個比較 過 程反復(fù)（自動） 進(jìn)行， 才有最 后穩(wěn)定的結(jié)果 。競爭 期的時間要 足夠 ，保 證最慢 的設(shè) 備也 能參與 競爭 。九解： （1）圖 a5.3 中的主要 電路 是一 個環(huán)形脈沖 發(fā)生器， 它采用 循環(huán) 移位 寄 存器 形式。當(dāng)清零 信號 clr 使 觸發(fā)器 c4置“1”時， 門 3 打開，第一個正脈沖 通過 門 3 使觸發(fā)器 c1c3清“0” 。第一個正脈沖 下降沿 使 c4由 1 變 0，第二 個 正脈沖 上升沿 使 c1c3變?yōu)?100，第三、第四 個 正脈沖 上升沿 使 c1c3變?yōu)?110、111，如圖 a5.6 所示 。c3變 1 時， 其狀態(tài) 反映到 c4的 d 端，第四 個正脈沖 后沿時 c4置 1，門 3 復(fù)又 打開，第五個正脈沖 通過 門 3 又將 c1c3