數(shù)字時鐘設計課程設計課件

1、東 北 石 油 大 學課 程 設 計課 程 硬件課程設計 題 目 數(shù)字時鐘設計 院 系 專業(yè)班級 學生姓名 學生學號 指導教師 2011年 7 月 10日2012年 6 月 10日東北石油大學課程設計任務書課程 硬件課程設計 題目 數(shù)字時鐘設計 專業(yè) 主要內容、基本要求等一、主要內容：利用EL教學實驗箱、微機和Quartus軟件系統(tǒng)，使用VHDL語言和層次設計方法設計實現(xiàn)數(shù)字鐘，完成硬件設計設計和功能仿真，最后下載到EL教學實驗箱中予以實現(xiàn)。二、基本要求：1.具有時，分，秒，計數(shù)顯示功能，以24小時循環(huán)計時。2.具有清零功能。三、擴展要求1.整點報時功能。四、參考文獻1 崔國瑋.李文濤.基于E

2、DA技術的數(shù)電課程設計新模式的探索與實踐J. 2008 2 李國洪.沈明山.可編程邏輯器件EDA技術與實踐M.機械工業(yè)出版社.20083 金鳳蓮.VHDL語言在EDA仿真中的應用現(xiàn)代電子技術J.2005 4 邢小杰.單片機電子時鐘設.中國科技博覽J.2009 5 王玫.基于EDA技術的數(shù)字電路課程設計實例分析J.20096 張曉軍.解大.陳陳.VHDL語言在電子設計自動化中的應用J.2002 完成期限 第18-19周 指導教師 專業(yè)負責人 2011年 6月 10日目 錄第一章 概述11.1 EDA 技術簡介11.2 課題背景11.3 EDA發(fā)展趨勢21.4 系統(tǒng)的總體設計2第二章實驗開發(fā)系統(tǒng)軟

3、件介紹32.1 VHDL設計步驟32.2系統(tǒng)軟件介紹3第三章 數(shù)字時鐘的設計53.1 設計目的53.2 設計原理53.3 設計要求53.4 單元模塊的設計53.5 引腳設置123.6系統(tǒng)測試123.7 實驗連線13結論15參考文獻16東北石油大學本科生硬件課程設計第1章 概述1.1 EDA 技術簡介現(xiàn)代社會的標志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強，復雜程度越來越高，更新步伐越來越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎就是微電子制造工藝水平的提高和電子產(chǎn)品設計開發(fā)技術的發(fā)展。前者以微細加工技術為代表，而后者的代表就是電子設計自動化（electronic design automat

4、ic,EDA）技術。電子技術領域全方位融入EDA技術，除了日益成熟的數(shù)字技術外，傳統(tǒng)的電路系統(tǒng)設計建模理念發(fā)生了重大的變化，如軟件無線電技術的崛起、模擬電路系統(tǒng)硬件描述語言的表達和設計的標準化、系統(tǒng)可編程模擬器件的出現(xiàn)、數(shù)字信號處理和圖像處理的全硬件實現(xiàn)方案的普遍接受以及軟硬件技術的進一步融合等1。  EDA使得電子領域各學科的界限更加模糊，更加互為包容，如模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、ASIC與FPGA、行為與結構等。隨著硬件描述語言的標準化進一步確立，計算機輔助工程、輔助分析和輔助設計在電子技術領域獲得更加廣泛的應用。與此同時，電子技術在通信、計算機及家電產(chǎn)品生產(chǎn)中的市場需

5、求和技術需求，極大地推動了全新的電子設計自動化技術的應用和發(fā)展，特別是集成電路設計工藝步入了超深亞微米階段，百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計算機技術的面向用戶的低成本大規(guī)模ASIC設計技術的應用，促進了EDA技術的形成。更為重要的是各EDA公司致力于推出兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的EDA工具軟件的研究，更有效地將EDA技術推向成熟和實用2。1.2 課題背景FPGA嵌入式應用開發(fā)技術與數(shù)字鐘技術發(fā)展的客觀實際出發(fā)，通過對該技術發(fā)展狀況的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設計數(shù)字鐘的設計與實現(xiàn)的必要性。課題相關技術的發(fā)展當今電子產(chǎn)品正向

6、功能多元化,體積最小化,功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低同時廣泛運用現(xiàn)代計算機技術，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。EDA技術正是為了適應現(xiàn)代電子技術的要求，吸收眾多學科最新科技成果而形成的一門新技術。美國ALTERA公司的可編程邏輯器件采用全新的結構和先進的技術，加上MaxplusII(或最新的QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設計。EDA技術，技術以大規(guī)模可編程邏輯器件為設計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機、大

7、規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。最終形成集成電子系統(tǒng)或專用集成芯片的一門新技術。本設計利用VHDL硬件描述語言結合可編程邏輯器件進行的，并通過數(shù)碼管動態(tài)顯示計時結果。數(shù)字鐘可以由各種技術實現(xiàn)，如單片機等利用可編程邏輯器件具有其他方式?jīng)]有的特點，它具有易學，方便，新穎，有趣，直觀，設計與實驗項目成功率高，理論與實踐結合緊密，體積小，容量大，I/O口豐富，易編程和加密等特點，并且它還具有開放的界面，豐富的設計庫，模塊化的工具以及LPM定制等優(yōu)良性能，應用非

8、常方便。因此，本設計采用可編程邏輯器件實現(xiàn)3。1.3 EDA發(fā)展趨勢EDA 技術發(fā)展趨勢面對當今飛速發(fā)展的電子產(chǎn)品市場，設計師需要更加實用、快捷的 EDA 工具，使用統(tǒng)一的集成化設計環(huán)境，改變傳統(tǒng)設計思路，將精力集中到設計構思、方案比較和尋找優(yōu)化設 計等方面，需要以最快的速度，開發(fā)出性能優(yōu)良、質量一流的電子產(chǎn)品，對 EDA 技術提出 了更高的要求。未來的 EDA 技術將在仿真、時序分析、集成電路自動測試、高速印刷電路 板設計及開發(fā)操作平臺的擴展等方面取得新的突破，向著功能強大、簡單易學、使用方便的 方向發(fā)展4。1.4 系統(tǒng)的總體設計數(shù)字時鐘是一種用數(shù)字電路技術實現(xiàn)時、分、秒計時的裝置，與機械式

9、時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更長的使用壽命，數(shù)字時鐘可植入自動控制、測試等系統(tǒng)內部，作為系統(tǒng)的時鐘源，可為系統(tǒng)提供定時信號或中斷控制的時間基準，具有廣泛的用途。由于數(shù)字集成電路的發(fā)展使得數(shù)字時鐘的精度遠遠超過老式鐘表，而且加入了一些諸如自動報時、定時鬧鐘等功能。這些都是以鐘表數(shù)字化為基礎的。因此，研究數(shù)字時鐘及擴大其應用，有著非?，F(xiàn)實的意義。數(shù)字時鐘的設計方法有很多種，包括基于單片機的硬件設計、基于各種描述語言的軟件設計，本設計采用VHDL語言來設計數(shù)字時鐘有著多方面的優(yōu)越性，通過把整個設計分為多個模塊依次來實現(xiàn)，減少了眾多重復性步驟，合理化了設計過程，使得設計更加省時

10、、快捷，提高了設計效率5。第2章實驗開發(fā)系統(tǒng)軟件介紹2.1 VHDL設計步驟采用VHDL的系統(tǒng)設計，一般有以下6個步驟：1）按照要求的功能模塊劃分；2）VHDL的設計描述（設計輸入）；3）代碼仿真模擬（前仿真）；4）計綜合、優(yōu)化和布局布線；5）布局布線后的仿真模擬（后仿真）；6）設計的實現(xiàn)（下載到目標器件）2.2系統(tǒng)軟件介紹Quartus II 是Alera公司推出的一款功能強大，兼容性最好的EDA工具軟件。該軟件界面友好、使用便捷、功能強大，是一個完全集成化的可編程邏輯設計環(huán)境，具有開放性、與結構無關、多平臺完全集成化豐富的設計庫、模塊化工具、支持多種硬件描述語言及有多種高級編程語言接口等特

11、點。Quartus II 支持原理圖輸入與Verilog HDL 和VHDL輸入混合設計，它除了承接原來的Max+Plus II 軟件的部設計功能和器件對象外，還增加了許多新功能和新的FPGA器件系列。它可對設計進行功能仿真，對數(shù)字電路的設計實現(xiàn)同步模擬分析和時序仿真。這種同步模擬分析、時序仿真在數(shù)字電路的教學中可以起到很好的輔助作用。邏輯分析工具進行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設計流程；自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標準的EDIF網(wǎng)表文件VHDL網(wǎng)表文件和Verilog基于VHDL的數(shù)字時鐘設計

12、和時序仿真網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。Quartus II軟件設計流程設計輸入：設計文件的輸入方法有原理圖輸入、文本輸入、內存編輯以及由第三方EDA工具產(chǎn)生的網(wǎng)表輸入、格式輸入，生成方法不同，生成的文件格式也有所不同。在圖形設計文件中，Quartus II軟件為了實現(xiàn)不同的邏輯功能提供了大量的基本單元符號和宏功能模塊，在圖形編輯器中可以直接調用；為了適應自頂向下的設計，設計者可以使用和Verilog HDL以及Tcl腳本輸入文本型設計項目編譯：項目編譯主要完成設計項目的檢查和邏輯綜合，將項目最終設計結果生成器件的下載文件，并為模擬和編程產(chǎn)生輸

13、出文件。仿真驗證和時序分析：在把經(jīng)過編譯的輸入設計編程或配置到器件之前，可以通過Quartus II軟件的仿真器對文件進行全面測試，保證設計在各種可能的條件下都有正確的響應。根據(jù)所需的信息類型，可以進行功能仿真和時序仿真。Quartus II時序分析器允許分析設計中所有邏輯的性能，得出時序分析結果，如建立時間、保持時間、引腳到引腳延遲、最大時鐘頻率、延遲時間及其它時序特征，并協(xié)助引導適配器滿足設計中的時序要求。器件編程：成功編譯了設計工程之后，編譯器的Assembler模塊自動將適配過程的器件、邏輯單元和引腳分配信息轉換為器件的編程圖像，并以.sof形式保存，Quartus II軟件的編程器(

14、programmer)使用該文件就可對器件進行編程配置。基于VHDL的數(shù)字時鐘設計和時序仿真在Quartus II軟件開發(fā)環(huán)境下，使用VHDL描述語言、結合FPGA開發(fā)板編譯和仿真數(shù)字時鐘；要求時鐘能進行基本的計時功能，按照:“時：分：秒”來顯示時間；并且能進行時間設置，具有整點報時功能，可對所有顯示的內容進行調節(jié)設定6。第3章 數(shù)字時鐘的設計3.1 設計目的設計一個24小時制數(shù)字鐘，要求能顯示時，分，秒，并且可以手動調整時和分具有清零功能。調節(jié)小時、分鐘功能。整點報時功能，整點報時的同時LED燈花樣顯示。3.2 設計原理在同一EPLD芯片EPF10K10上集成了如下電路模塊： 1時鐘計數(shù)：

15、秒60進制BCD碼計數(shù)； 分60進制BCDD碼計數(shù)； 時24進制BCDD碼計數(shù)；同時整個計數(shù)器有清零，調分，調時功能。在接近整數(shù)時間能提供報時信號。 2具有驅動8位八段共陰掃描數(shù)碼管的片選驅動信號輸出和八段字形譯碼輸出。 3揚生器在整點時有報時驅動信號產(chǎn)生。4. LED燈按個人口味在整點時有花樣顯示信號產(chǎn)生。3.3 設計要求1主芯片EPF10K10LC84-4。 28個LED燈。 3揚聲器。 48位八段掃描共陰級數(shù)碼顯示管。5三個按鍵開關（清零，調小時，調分鐘）3.4 單元模塊的設計時鐘的設計共化分為6個模塊：秒計數(shù)器（second），分計數(shù)器（minute），小時計數(shù)器（hour），報警電路

16、（alert），掃描電路（seltime），譯碼電路（deled）。下面具體分析各個模塊的原理、內容和功能。分別對秒、分、小時進行計數(shù)。整個計數(shù)模塊從00點00分00秒開始計時，當計數(shù)到23點59分59秒的時候,一天結束,計數(shù)器清零,新的一天重新開始計數(shù)。秒計數(shù)器的進位輸出信號作為分鐘計數(shù)器的計數(shù)信號，分鐘計數(shù)器的進位輸出信號又作為小時計數(shù)器的計數(shù)信號。要設計一個同時顯示時、分、秒6個數(shù)字的數(shù)字時鐘，則需要6個七段數(shù)碼顯示管。通過產(chǎn)生一個掃描信號來控制6個七段顯示器,依次點亮6個七段數(shù)碼顯示管，也就是每次只點亮一個七段顯示器。只要掃描信號的頻率超過人的眼睛視覺暫留頻率24Hz以上,就可以達到盡

17、管每次點亮單個七段數(shù)碼顯示管，卻能具有6個同時顯示的視覺效果，而且顯示也不致閃爍抖動。其中6位掃描信號一方面控制七段顯示器依次點亮，時間數(shù)據(jù)選擇模塊的作用是將時鐘產(chǎn)生的秒、分鐘、小時信號集合起來，然后驅動六位七段數(shù)碼管的片選驅動信號輸出。1.秒模塊的設計；能夠實現(xiàn)60進制循環(huán)計數(shù)，帶有復位端reset、手動調分功能端setmin和向分進位端enmin ，受時鐘上升沿信號控制，其文本語言（文件名：second.vhd）為底層文本，圖1為秒計數(shù)器的仿真波形圖。process ( clk , reset , setmin) -秒計數(shù)進程 begin - enmin<=k; if (reset=

18、'0') then count <= "0000000"-復位信號為1時，秒計數(shù)清零 elsif (setmin='0') then enmin <= clk; elsif (clk 'event and clk='1') then -給他一個上升沿，然后 if (count(3 downto 0)="1001") then if (count <16#60#) then if (count="1011001") then enmin<='1

19、9; -當秒計數(shù)為58時進位信號為1 count<="0000000" ELSE count<=count+7; -分低位小于9時，cnt加1 end if; else count<="0000000" end if; elsif (count < 16#60#) then count <= count+1;-秒高位小于5時，加1 enmin<='0' after 100 ns; else count<="0000000" end if; end if; end process

20、;第一個模塊為秒計數(shù)模塊，其實質是一個六十進制計數(shù)器，其中輸入管腳: clk為1hz的時鐘脈沖；reset為秒模塊清零復位鍵；setmin為調分鐘按鍵輸出管腳：enmin為分模塊的進位信號。 如圖所示：圖3-1 六十進制秒計數(shù)器的仿真波形2.分模塊的設計；能夠實現(xiàn)60進制循環(huán)計數(shù)，帶有帶有復位端reset、手動調小時功能端sethour和向分進位端enhour ，受時鐘上升沿信號控制。其文本語言（件名：minute.vhd）為底層文本，圖2為分計數(shù)器的仿真波形圖process ( clk,reset,sethour) -分計數(shù)進程 begin if (reset='0') th

21、en count <= "0000000" elsif (sethour='0') then enhour <= clk1; elsif (clk' event and clk='1') then-時鐘上升沿，en為1時分開始計數(shù) if (count(3 downto 0)="1001") then if (count <16#60#) then if (count="1011001") then enhour<='1' -當分計數(shù)到58時產(chǎn)生進位信號 c

22、ount<="0000000" ELSE count<=count+1; -分低位小于9時，cnt加1 end if; else count<="0000000" end if; elsif(count <16#60#) then -用十六進制表示60 count <= count + 1; enhour<='0' after 100 ns; else count<="0000000" end if; end if; end process;計數(shù)模塊的第二個模塊為分計時模塊，其

23、實質是一個六十進制計數(shù)器，其中：輸入管腳：clk為秒模塊輸出的進位信號；clk1為1hz的時鐘控制脈沖；reset管腳的作用為分模塊的清零、復位sethour為調小時按鍵。輸出管腳：enhour輸出為時模塊的進位信號如圖所示：圖3-2 六十進制分計數(shù)器的仿真波形3.時模塊的設計；能夠實現(xiàn)24進制循環(huán)計數(shù)，帶有復位端reset，受時鐘上升沿信號控制。其文本語言（文件名：hour.vhd）為底層文本，圖2為分計數(shù)器的仿真波形圖。process ( clk,reset) -小時計數(shù)進程 begin if (reset='0') then count <= "00000

24、0" elsif (clk' event and clk='1') then-時鐘上升沿，en為1時小時開始計數(shù) if (count(3 downto 0)="1001") then if (count <16#24#) then -如果用用16進制表示24 count<=count + 1; else count<="000000" end if; elsif(count <16#24#) then -十六進制表示24 count <= count + 1; else count<=

25、"000000" end if; end if; end process;如圖所示： 圖3-3 小時計數(shù)器的仿真波形第三個模塊為小時計數(shù)模塊，其實質是一個二十四進制計數(shù)器，其中：輸入管腳：clk為分模塊輸出的進位信號; Reset為小時模塊的清零、復位管腳. 輸出模塊：dout5.0為小時模塊輸出的計數(shù)信號4.報時模塊的設計；能夠實現(xiàn)整點報時和循環(huán)點亮3只LED燈，工作時受時鐘上升沿控制。其文本語言（文件名：alert.vhd）為底層文本，圖4為其仿真波形。speaker:process (clk) - 進程begin- 開始speak <= count1(1);-

26、聲音if (clk 'event and clk= '1') then -給個上升沿if (dain = "000000") then -如果輸入數(shù)據(jù)為000000if (count1>="10") then count1<="00"elsecount1 <= count1 + 1;-加1給count1end if; end if;end if;end process speaker;lamper:process(clk)beginif (rising_edge(clk)thenif (cou

27、nt <= "10") thenif (count ="00") thenlamp <= "001" ; -第一個燈亮elsif (count = "01") thenlamp <= "010" ; -第二個燈亮elsif(count="10") then lamp <= "100" ;-第三個燈亮end if;count <= count + 1;else count <= "00" -如果沒有加1

28、的話就都不亮end if; end if; end process lamper;如圖所示：圖3-4 報警電路的仿真波形報警模塊的作用是在時鐘整點的時候輸出一個報時信號，信號作用用開發(fā)板上，產(chǎn)生外部響聲，起到報時的作用，同時可以選擇在開發(fā)板的LED上顯示出整點報時的LED花樣顯示，其中：輸出管腳：clk為1hz的脈沖信號; dain6.0是分鐘的輸入信號; 輸出管腳：speak為整點報時的聲音輸出lamp2.0為整點報時的LED輸出5.譯碼器模塊的設計;能夠實現(xiàn)譯碼功能，將掃描到的數(shù)據(jù)能夠譯碼顯示在7段數(shù)碼管上，輸出端led6.0分別對應數(shù)碼管的ag。其文本語言（文件名：deled.vhd）為

29、底層文本。BEGIN led <= "1111110" when num= "0000" else "0110000" when num= "0001" else "1101101" when num= "0010" else "1111001" when num= "0011" else "0110011" when num= "0100" else "1011011"

30、 when num= "0101" else "1011111" when num= "0110" else "1110000" when num= "0111" else "1111111" when num= "1000" else "1111011" when num= "1001" else "1110111" when num= "1010" else "0

31、011111" when num= "1011" else "1001110" when num= "1100" else "0111101" when num= "1101" else "1001111" when num= "1110" else "1000111" when num= "1111" ;END fun;6.掃描模塊的設計;能夠實現(xiàn)逐次掃描秒個位、秒十位、分個位、分十位、時個位、時十位，并

32、輸出掃描數(shù)據(jù)和相應位的點dp，帶有復位端reset，受掃描時鐘上升沿控制。其文本語言（文件名：seltime.vhd）為底層文本，圖5為其仿真波形。process ( clk1,reset) begin if (reset ='0') then-如果設置等于0 count <= "000" elsif (clk1 'event and clk1='1') then-加一個上升沿 if ( count >= "101") then count <= "000"-清0 else c

33、ount <= count + 1; end if; end if; case count is when "000" => daout <= sec(3 downto 0);-當000時四位數(shù)據(jù)給數(shù)據(jù)輸出 when "001" => daout(3) <= '0' daout(2 downto 0) <= sec (6 downto 4); when "010" => daout <= min (3 downto 0); when "011" =&g

34、t; daout(3) <= '0' daout(2 downto 0) <= min (6 downto 4); when "100" => daout <= hour (3 downto 0); when others => daout(3 downto 2) <= "00" daout(1 downto 0) <= hour(5 downto 4); end case;end process;如圖所示：圖3-5 掃描電路仿真波形3.5 引腳設置分配引腳，然后按照引腳連接電路圖。如圖所示：圖3

35、-6 引腳設置圖3.6系統(tǒng)測試輸入接口：清零，調時，調分信號RESET、SETHOUR、SETMIN的管腳分別連接按鍵開關。代表輸入脈沖信號CLK時鐘源相連。輸出接口代表掃描顯示的驅動信號管腳SEL2，SEL1，SEL0的管腳同四位掃描驅動地址的低3位相連，最高位地址接“0”（也可以懸空）；代表7段字碼驅動信號dout6.0的管腳分別同掃描數(shù)碼管的段輸入。然后顯示輸出。如圖所示：圖3-7 實驗箱連接圖3.7 實驗連線輸入接口：代表清零，調時，調分信號RESET，SETHOUR，SETMIN的管腳分別連接按鍵開關。代表計數(shù)時鐘信號CLK和掃描時鐘信號CKDSP的管腳分別同1HZ時鐘源和32HZ時鐘源相連。輸出接口：代表掃描顯示的驅動信號管腳SEL2，SEL1，SEL0接實驗箱上的SEL0SEL2，AG接八位數(shù)碼管顯示模塊