FPGA結(jié)構(gòu)與配置學(xué)習(xí)教案

1、會計學(xué)1FPGA結(jié)構(gòu)與配置結(jié)構(gòu)與配置3.1 概 述輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖3-1 基本PLD器件的原理結(jié)構(gòu)圖第1頁/共112頁70年代80年代90年代PROM 和PLA 器件改進的 PLA 器件GAL器件FPGA器件EPLD 器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SoPC第2頁/共112頁圖3-2 按集成度(PLD)分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 第3頁/共112頁3.2 簡單PLD原理圖3-3 常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照第4頁/共112頁圖3-4PLD的互補緩沖器 圖3-5 PLD的

2、互補輸入 圖3-6 PLD中與陣列表示圖3-7 PLD中或陣列的表示 圖3-8 陣列線連接表示 第5頁/共112頁PROM地 址譯 碼 器存 儲 單 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2圖3-9 PROM基本結(jié)構(gòu)：0111201110110.AAAWAAAWAAAWnnnn其邏輯函數(shù)是：第6頁/共112頁PROM圖3-10 PROM的邏輯陣列結(jié)構(gòu)與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpm

3、pppp邏輯函數(shù)表示：第7頁/共112頁PROM圖3-11 PROM表達的PLD圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F圖3-12 用PROM完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F第8頁/共112頁PLA圖3-13 PLA邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F第9頁/共112頁PLA圖3-14 PLA與 PROM的比較0A1A1F0F2A2F0A1A1F0F2A2F第10頁/共112頁PAL0A1A1F0F0A1A1F0F 圖3-15P

4、AL結(jié)構(gòu)：圖3-16 PAL的常用表示：第11頁/共112頁PAL11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831圖3-17 一種PAL16V8的部分結(jié)構(gòu)圖第12頁/共112頁GAL2071 90 34 781 21 11 51 61 92 02 32 42 72 83 1138

5、1 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M C84 85 51 395 66 31 2O L M CO L M C1 1I / C L KIIIIIIIII / O EI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QC L KO E圖3-18 GAL16V8的結(jié)構(gòu)圖第13頁/共112頁GAL： General Array Logic Device最多有8個或項，每個或項最

6、多有32個與項EPLDErasable Programmable Logic DeviceGAL第14頁/共112頁邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8第15頁/共112頁GAL圖3-19寄存器輸出結(jié)構(gòu)圖3-20寄存器模式組合雙向輸出結(jié)構(gòu)第16頁/共112頁GAL圖3-21 組合輸出雙向結(jié)構(gòu)圖3-22 復(fù)合型組合輸出結(jié)構(gòu)第17頁/共112頁GAL圖3-23 反饋輸入結(jié)構(gòu)圖3-24輸出反饋結(jié)構(gòu)第18頁/共112頁GAL圖3-25 簡單模式輸出結(jié)構(gòu)第19頁/共112頁3.3 CPLD結(jié)構(gòu)與工作原理圖3-26 MAX7000系列的單個宏單元結(jié)構(gòu)PRNC

7、LRNENA邏輯陣列全局清零共享邏輯擴 展 項清零時鐘清零選擇寄 存 器旁路并行擴 展 項通往 I/O模塊通往 PIA乘積項選擇矩陣來自 I/O引腳全局時鐘QDEN來自 PIA的 36個信號快速輸入選擇2第20頁/共112頁3.3 CPLD結(jié)構(gòu)與工作原理(1) 邏輯陣列塊(LAB)圖3-27- MAX7128S的結(jié)構(gòu)第21頁/共112頁3.3 CPLD結(jié)構(gòu)與工作原理(2) 宏單元(3) 擴展乘積項圖3-28 共享擴展乘積項結(jié)構(gòu)第22頁/共112頁 圖3-29 并聯(lián)擴展項饋送方式第23頁/共112頁3.3 CPLD結(jié)構(gòu)與工作原理(4) 可編程連線陣列(5) 不同的LAB通過在可編程連線陣列(PI

8、A)上布線，以相互連接構(gòu)成所需的邏輯。圖3-30 PIA信號布線到LAB的方式第24頁/共112頁(6)I/O控制塊圖3-31-EPM7128S器件的I/O控制塊第25頁/共112頁3.4 FPGA結(jié)構(gòu)與工作原理0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器圖3-33 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表LUT輸入1輸入2輸入3輸入4輸出圖3-32 FPGA查找表單元：第26頁/共112頁一個N輸入查找表 (LUT，Look Up Table)可以實現(xiàn)N個輸入變量的任何邏輯功能，如 N輸入“與”、 N輸入“異或”等。輸入多于N個的函數(shù)、方程必須分開用幾個查

9、找表（ LUT）實現(xiàn)輸出查黑找盒表子輸入1輸入2輸入3輸入4什么是查找表?基于查找表的結(jié)構(gòu)模塊 第27頁/共112頁0000010100000101輸入 A 輸入 B 輸入C 輸入D 查找表輸出16x1RAM查找表原理多路選擇器第28頁/共112頁FLEX10K系列器件圖3-34 FLEX 10K內(nèi)部結(jié)構(gòu).IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC邏輯單元.IOCIOC.IOCIOCIOCIOC.快速通道互連邏輯陣列塊 (LAB)IOCIOC.第29頁/共112頁連續(xù)布線和分段布線的比較連續(xù)布線 = 每次設(shè)計重復(fù)的可預(yù)測性和高性能連續(xù)布線 ( Altera

10、 基于查找表（LUT）的 FPGA )LABLE第30頁/共112頁.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA結(jié)構(gòu)圖.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式陣列塊第31頁/共112頁(1) 邏輯單元LE圖3-35 LE(LC)結(jié)構(gòu)圖數(shù)據(jù)1Lab 控制 3LE 輸出進位鏈級聯(lián)鏈查找表 (LUT)清零和預(yù)置邏輯時鐘選擇進位輸入 級聯(lián)輸入進位輸出級聯(lián)輸出Lab 控制 1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab 控制 2Lab 控制 4第32頁/共112頁(1) 邏輯單元LE

11、圖3-36 進位鏈連通LAB中的所有LE快速加法器, 比較器和計數(shù)器DFF進位輸入(來自上一個邏輯單元)S1LE1查找表LUT進位鏈DFFS2LE2A1B1A2B2進位輸出(到 LAB中的下一個邏輯單元)進位鏈查找表LUT第33頁/共112頁(1) 邏輯單元LE圖3-37 兩種不同的級聯(lián)方式“與”級聯(lián)鏈“或”級聯(lián)鏈LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址譯碼速度可達 2.4 + 0.6x3=4.2 ns第34頁/共11

12、2頁(2) 邏輯陣列LAB是由一系列的相鄰LE構(gòu)成的圖3-38-FLEX10K LAB的結(jié)構(gòu)圖第35頁/共112頁(3) 快速通道(FastTrack)(4) I/O單元與專用輸入端口圖3-39 IO單元結(jié)構(gòu)圖第36頁/共112頁zEAB的大小靈活可變z通過組合EAB 可以構(gòu)成更大的模塊z不需要額外的邏輯單元，不引入延遲， EAB 可配置為深度達2048的存儲器EAB 的字長是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8第37頁/共112頁(5) 嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式R

13、AM單元構(gòu)成。圖3-40 用EAB構(gòu)成不同結(jié)構(gòu)的RAM和ROM 輸出時鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬 度8 , 4 , 2 , 1地址寬度 8,9,10,11 寫使能輸入時鐘第38頁/共112頁EAB 可以用來實現(xiàn)乘法器 VS非流水線結(jié)構(gòu),使用35個 LE,速度為 34 MHz 流水線結(jié)構(gòu)速度為100 MHz, EAB8890 MHz用EAB實現(xiàn)的流水線乘法器操作速度可達 90 MHz!實例: 4x4 乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELEL

14、ELELE第39頁/共112頁10,00020,00030,00040,00050,00070,000100,000130,000250,0006,00012,00012,00016,00020,00018,00024,00032,00040,000存儲器容量(單位: Bit)典型可用門EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250A第40頁/共112頁管芯尺寸比較AlteraEPF10K100A相對管芯尺寸： 1.00.35 工藝4,992個邏輯單元(LE)12 個EABX

15、ilinxXC4062XL相對管芯尺寸： 1.910.35 工藝相當(dāng)于4,608個邏輯單元(LE)*沒有EABAlteraEPF10K100E相對管芯尺寸： 0.60.25 工藝4,992個邏輯單元(LE)12 個EAB* 1個 CLB 相當(dāng)于 2 兩個LE第41頁/共112頁工藝改進促使供電電壓降低0 02 24 46 68 8101019921992199319931994199419951995199619961997199719981998199919992000200020012001電壓電壓5.0 V3.3 V2.5 V1.8 V崩潰電壓供電電壓第42頁/共112頁FPGA/CPL

16、D多電壓兼容系統(tǒng)內(nèi)核電壓 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 輸入輸出電位標(biāo)準(zhǔn) Vccio第43頁/共112頁資料來源：美國Altera公司0%0%20%20%40%40%60%60%80%80%100%100%199219921993199319941994199519951996199619971997199819981999199920002000200120015.0 V3.3 V2.5 V1.8 V初始設(shè)計百分比FPGA/CPLD不同芯核電壓器件流行趨勢 第44頁/共112頁4、FPGA/CPLD生產(chǎn)商 ALTERAFPGA： FLEX系列：10

17、K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD： XC9500系列：XC95108、XC95256XILINX第45頁/共112頁LATTICEVANTIS（AMD）ispLSI系列：1K、2K、3K、5

18、K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列： 其他PLD公司：ACTEL公司： ACT1/2/3、40MXATMEL公司：ATF1500AS系列、40MXCYPRESS公司QUIKLOGIC公司 CPLD SO MUCH IC！FPGA CPLD4、FPGA/CPLD生產(chǎn)商 第46頁/共112頁ALTERA FPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列

19、：EP1系列 EP1S30、EP1S120 CYCLONE系列：EP1C20 EXCALIBUR系列： CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列 MAX3000系列第47頁/共112頁3.5 FPGA/CPLD測試技術(shù)JTAG邊界掃描測試圖3-41 邊界掃描電路結(jié)構(gòu)第48頁/共112頁引 腳描 述功 能TDI測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCK 的下降沿移出。如果數(shù)據(jù)沒有被移出時，

20、該引腳處于高阻態(tài)。TMS測試模式選擇(Test Mode Select)控制信號輸入引腳，負責(zé) TAP 控制器的轉(zhuǎn)換。TMS 必須在TCK 的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(Test Clock Input)時鐘輸入到BST 電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路(在IEEE 規(guī)范中，該引腳可選)。JTAG邊界掃描測試表3-1 邊界掃描IO引腳功能第49頁/共112頁圖3-42 邊界掃描數(shù)據(jù)移位方式JTAG邊界掃描測試第50頁/共112頁圖3-43 JTAG BST 系統(tǒng)內(nèi)部結(jié)構(gòu)第51頁

21、/共112頁圖3-44 JTAG BST系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖第52頁/共112頁圖3-45 JTAG BST選擇命令模式時序TAP控制器的命令模式有：SAMPLEPRELOAD指令模式EXTEST指令模式BYPASS指令模式IDCODE指令模式USERCODE指令模式第53頁/共112頁3.6 FPGA/CPLD產(chǎn)品概述Lattice公司CPLD器件系列1. ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI 8000/8000V系列2. ispLSI器件的結(jié)構(gòu)與特點:采用UltraMOS工藝。系統(tǒng)

22、可編程功能。邊界掃描測試功能。加密功能。短路保護功能。第54頁/共112頁Xilinx公司的FPGA和CPLD器件系列1. Virtex E系列FPGA2. Spartan器件系列3. XC9500系列CPLD4. Xilinx FPGA配置器件SPROM5. Xilinx的IP核第55頁/共112頁Altera公司FPGA和CPLD器件系列1. Stratix 系列FPGA2. APEX系列FPGA3. ACEX系列FPGA4. FLEX系列FPGA5. MAX系列CPLD6. Altera宏功能塊及IP核第56頁/共112頁Altera公司的FPGA配置方式與器件系列器 件功能描述封裝形式

23、EPC216956801位，3.3/5V供電20腳PL CC、32 腳 TQFPEPC110464961位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440 8001位，3.3/5V供電8腳PDIP、20腳PLCCEPC1213212 942位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC106465 536位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC1064V65 536位，5V供電8腳PDIP、20腳PLCC、32腳TQFP表3-2 Altera FPGA常用配置器件第57頁/共112頁3.7 CPLD和FPGA的編程與配置圖3-46 10芯

24、下載口引腳12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND表3-3 圖3-46 接口各引腳信號名稱第58頁/共112頁 FPGA與CPLD的配置與編程方案第59頁/共112頁 CPLD的編程方案PC機JTAG編程端口CPLDPC機isp編程端口CPLD編程適配電路編程適配電路JTAG編程信號：TCK、TDO、TMS、TDI第60頁/共112頁CPLDisp -IN-SYSTEM-PROGRAMMERBALELATTICE 的isp下載方式 第61頁/共112頁ISP功能

25、提高設(shè)計和應(yīng)用的靈活性n減少對器件的觸摸和損傷n不計較器件的封裝形式n允許一般的存儲n樣機制造方便n支持生產(chǎn)和測試流程中的修改n允許現(xiàn)場硬件升級n迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場重編程修改第62頁/共112頁此接口既可作編程下載口，也可作JTAG接口 ALTERA 的 ByteBlaster（MV）下載接口第63頁/共112頁 FPGA的配置方案第64頁/共112頁FPGA的3種常用的 標(biāo)準(zhǔn)下載配置模式1、Passive Serial Mode3、JTAG Mode2、Active Serial Mode第65頁/共112頁 FPGA配置JTAG配置端口FPGA

26、PS配置端口PC機配置適配電路配置器件或配置電路AS配置端口專用FLASH配置器件第66頁/共112頁CPLD的JTAG方式編程圖3-47 CPLD編程下載連接圖TCK、TDO、TMS、TDI為CPLD的JTAG口對CPLD編程第67頁/共112頁圖3-48 多CPLD芯片ISP編程連接方式CPLD的ISP方式編程第68頁/共112頁PC并行口配置FPGA圖3-49 FLEX10K PS模式配置時序 第69頁/共112頁圖3-50 多FPGA芯片配置電路第70頁/共112頁 FLEX、ACEX、APEX等系列 FPGA器件配置連線圖 注意：1、不要忘了將多片配 置 控制信號nCE 引 腳接地！

27、2、作為PS配置模式， 不要忘了將配置模式 控制信號腳MSEL1和 MSEL0都接地！FLEX、ACEX、APEX系列FPGA 配置電路 FPGA Passive Serial Configuration 被動串行配置模式10針標(biāo)準(zhǔn)配置/下載接口通過配置電路后與PC機的并行接口相接對FPGA配置方案1:PS端口直接配置第71頁/共112頁主系統(tǒng)通用10針標(biāo)準(zhǔn)配置/下載接口目標(biāo)板10針標(biāo)準(zhǔn)配置接口PIN1OTP配置器件插座第72頁/共112頁圖3-51 FPGA使用EPC配置器件的配置時序 FPGA第73頁/共112頁圖3-52 FPGA的配置電路原理圖OTP配置器件：EPC1441、EPC1、

28、EPC1213等 方案2:PS端口OTP專用器件配置缺點：1、芯片價格高。2、只能一次編程。3、可配置的FPGA規(guī)模小，不能用于SOPC系統(tǒng)配置。4、無法用于實時多任務(wù)重配置第74頁/共112頁 FPGA的OTP配置器件 使用方法第75頁/共112頁選擇Global Project Device項 編譯前選擇配置器件注意，被編譯文件的工程名為“DAC”，因此，其配置文件名應(yīng)該為“ DAC . POF ”第76頁/共112頁對于低芯核電壓FPGA（如EP1K30），需選擇此項，電路中的配置芯片應(yīng)該接3.3V工作電壓。選擇配置芯片的型號為EPC1PC8選擇PS模式第77頁/共112頁 編 譯！第7

29、8頁/共112頁選擇配置器件生產(chǎn)商 打開通用編程器編程窗選擇器件類型選擇器件型號第79頁/共112頁器件接插方式進入工程文件夾，選擇編程文件選擇編程文件雙擊編程文件后，進入“File type”窗，選擇文件類型為“POF”：Programming Output File第80頁/共112頁編程緩沖器中的DAC.POF文件碼注意文件芯片型號是否對！打開編程窗口編程窗第81頁/共112頁開始編程第82頁/共112頁將編程完畢的配置器件插在相應(yīng)的電路系統(tǒng)上第83頁/共112頁FPGA圖3-53 EPC2配置FPGA的電路原理圖EPC2可以多次重復(fù)編程，且是isp方式編程外部上拉電阻1K X 5第84

30、頁/共112頁 DCLK nCSnINIT_CONF OE DATA PC機FPGAEPC2配置芯片配置電路和JTAG編程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置 編程利用FLASH結(jié)構(gòu)的EPC2為FPGA作配置方案3:PS端口E平方專用器件配置缺點：1、芯片價格高。2、可多次編程次數(shù)少。3、無法用于實時多任務(wù)重配置第85頁/共112頁 FPGA的ispFLASH配置器件 EPC2/4/8/16使用方法第86頁/共112頁如果沒有使用外部上拉電阻，則必須選擇此項選擇配置器件型號：EPC2LC20第87頁/共112頁

31、 編 譯！第88頁/共112頁編程前，首先打開編程器窗口然后用鼠標(biāo)雙擊此文件名于是彈出編程文件選擇窗雙擊此編程文件名：DAC .POF這是對FPGA的配置文件第89頁/共112頁對EPC2編程文件名編程器件名開始編程第90頁/共112頁EPC2器件EPC2的編程口第91頁/共112頁方案4:AS端口FLASH專用器件配置 PC機Cyclone系列 FPGAEPCSX配置芯片ByteBlasterII配置電路配置 編程AS配置端口ByteBlaster(MV)配置電路ByteBlasterII配置電路POF硬件購建配置文件Nios工作軟件Nios嵌入式系統(tǒng)缺點：1、只適合于Cyclone系列器件

32、2、無法用于實時多任務(wù)重配置第92頁/共112頁FPGA普通單片機EPROM或串行E平方ROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案5:PS端口單片機軟件方式配置單片機I/O端口單片機軟件配置方案缺點：1、配置過程中易受干擾，可靠性低，不能用于可靠性要求高的領(lǐng)域。2、配置速度慢，不能用于反應(yīng)速度要求高的領(lǐng)域。3、可配置的FPGA規(guī)模小，無法用于大于10K30乃至SOPC領(lǐng)域的器件配置。4、電路面積比較大5、實驗?zāi)Ｊ讲灰?guī)范第93頁/共112頁單片機產(chǎn)生配置時序、讀取EPROM中的配置數(shù)據(jù)EPROM中放置多個不同功能的配置文件對FPGA進行配置第94頁/共

33、112頁FPGA圖3-54 MCU用PPS模式配置FPGA電路第95頁/共112頁圖3-55 單片機使用PPS模式配置時序第96頁/共112頁圖3-56 用89C52進行配置第97頁/共112頁各種規(guī)模的FPGAASIC/CPLD大容量EPROMPS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0方案6:PS端口ASIC/CPLD硬件高速配置方案I/O端口缺點：1、電路面積比較大第98頁/共112頁PC機選擇JTAG下載模式掉電配置選擇PS下載模式掉電保護配置復(fù)位40MHz配置時鐘源掉電保護配置器件配置文件ROM配置成功指示第99頁/共112頁FPGA的配置和重配置 （RECONFIGURATION）第100頁/共112頁PC機FPGA應(yīng)用電路系統(tǒng)CPU/CPLD 大容量ROM/EPROM/FLASH芯片F(xiàn)PGA應(yīng)用電路系統(tǒng)CPU/CPLD R