全加器 并行加法器 串行加法器的仿真實(shí)驗(yàn)報(bào)告

1、實(shí)驗(yàn)二 加法器的設(shè)計(jì)與仿真一、實(shí)驗(yàn)內(nèi)容1用VHDL語(yǔ)言設(shè)計(jì)全加器；2利用設(shè)計(jì)的全加器組成串行加法器；3用VHDL語(yǔ)言設(shè)計(jì)并行加法器。二、實(shí)驗(yàn)要求1進(jìn)實(shí)驗(yàn)室前，請(qǐng)寫(xiě)一份預(yù)習(xí)報(bào)告；進(jìn)實(shí)驗(yàn)室時(shí)經(jīng)指導(dǎo)老師檢查后，才可上機(jī)操作。2預(yù)習(xí)報(bào)告內(nèi)容有： 用VHDL語(yǔ)言編寫(xiě)全加器、串行加法器和并行加法器。3在文本編輯區(qū)使用VHDL硬件描述語(yǔ)言設(shè)計(jì)邏輯電路，再利用波形編輯區(qū)進(jìn)行邏輯功能仿真，以此驗(yàn)證電路的邏輯功能是否正確，最后在實(shí)驗(yàn)箱上進(jìn)行下載驗(yàn)證。4實(shí)驗(yàn)結(jié)束前，由指導(dǎo)老師檢查了以上三種電路的仿真波形和實(shí)驗(yàn)箱上的實(shí)驗(yàn)結(jié)果后方可離開(kāi)。三、電路功能介紹1全加器 用途：實(shí)現(xiàn)一位全加操作 邏輯圖 真值表XYCINSCOU

2、T0000000110010100110110010101011100111111 VHDL程序數(shù)據(jù)流描述： 波形圖2四位串行加法器 邏輯圖 波形圖374283：4位先行進(jìn)位全加器（4-Bit Full Adder） 邏輯框圖 邏輯功能表注：1、輸入信號(hào)和輸出信號(hào)采用兩位對(duì)折列表，節(jié)省表格占用的空間，如：A1/A3對(duì)應(yīng)的列取值相同，結(jié)果和值1/3對(duì)應(yīng)的運(yùn)算是1=A1+B1和3=A3+B3。請(qǐng)自行驗(yàn)證一下。2、C2是低兩位相加產(chǎn)生的半進(jìn)位，C4是高兩位相加后產(chǎn)生的進(jìn)位輸出，C0是低位級(jí)加法器向本級(jí)加法器的進(jìn)位輸入。VHDL實(shí)現(xiàn)全加器LIBRARY IEEE;USE IEEE.STD_LOGIC_

3、1164.ALL;ENTITY f_adder ISPORT(x,y,cin:IN STD_LOGIC;S,cout:OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE bhv OF f_adder ISBEGINs<=x XOR y XOR cin;cout<=(x AND y)OR(x AND cin)OR(y AND cin);END ARCHITECTURE bhv;波形圖：邏輯圖：4位串行加法器VHDL語(yǔ)言實(shí)現(xiàn)LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY

4、 cxjfq IS PORT(CIN : IN STD_LOGIC;X0 : IN STD_LOGIC;Y0 : IN STD_LOGIC;X1 : IN STD_LOGIC;Y1 : IN STD_LOGIC;X2 : IN STD_LOGIC;Y2 : IN STD_LOGIC;X3 : IN STD_LOGIC;Y3 : IN STD_LOGIC;S0 : OUT STD_LOGIC;S1 : OUT STD_LOGIC;S2 : OUT STD_LOGIC;S3 : OUT STD_LOGIC;COUT : OUT STD_LOGIC);END cxjfq;ARCHITECTURE b

5、df_type OF cxjfq IS COMPONENT f_adderPORT(x : IN STD_LOGIC; y : IN STD_LOGIC; cin : IN STD_LOGIC; S : OUT STD_LOGIC; cout : OUT STD_LOGIC);END COMPONENT;SIGNALSYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_2 : STD_LOGIC;BEGIN b2v_inst : f_adderPORT MAP(x =

6、> CIN, y => X0, cin => Y0, S => S0, cout => SYNTHESIZED_WIRE_0);b2v_inst1 : f_adderPORT MAP(x => SYNTHESIZED_WIRE_0, y => X1, cin => Y1, S => S1, cout => SYNTHESIZED_WIRE_1);b2v_inst2 : f_adderPORT MAP(x => SYNTHESIZED_WIRE_1, y => X2, cin => Y2, S => S2, co

7、ut => SYNTHESIZED_WIRE_2);b2v_inst3 : f_adderPORT MAP(x => SYNTHESIZED_WIRE_2, y => X3, cin => Y3, S => S3, cout => COUT);END bdf_type;仿真結(jié)果邏輯圖374283：4位先行進(jìn)位全加器（4-Bit Full Adder）VHDL語(yǔ)言實(shí)現(xiàn)：LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY 74283_0 IS PORT ( CIN:IN STD_LOGIC;

8、A1:IN STD_LOGIC;A2:IN STD_LOGIC;B2:IN STD_LOGIC;A3:IN STD_LOGIC;A4:IN STD_LOGIC;B4:IN STD_LOGIC;B1:IN STD_LOGIC;B3:IN STD_LOGIC;SUM4:OUT STD_LOGIC;COUT:OUT STD_LOGIC;SUM1:OUT STD_LOGIC;SUM2:OUT STD_LOGIC;SUM3:OUT STD_LOGIC); END 74283_0;ARCHITECTURE bdf_type OF 74283_0 IS BEGIN - instantiate macrofunction b2v_inst : 74283PORT MAP(CIN => CIN, A1 => A1, A2 => A2, B2 => B2, A3 => A3, A4 => A4, B4 => B4,