計(jì)算機(jī)組成原理第4章 存儲(chǔ)器

1、4.1 概述概述4.2 主存儲(chǔ)器主存儲(chǔ)器4.3 高速緩沖存儲(chǔ)器高速緩沖存儲(chǔ)器4.4 輔助存儲(chǔ)器輔助存儲(chǔ)器一、存儲(chǔ)器分類一、存儲(chǔ)器分類1. 按存儲(chǔ)介質(zhì)分類按存儲(chǔ)介質(zhì)分類(1) 半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器(2) 磁表面存儲(chǔ)器磁表面存儲(chǔ)器(3) 磁芯存儲(chǔ)器磁芯存儲(chǔ)器(4) 光盤存儲(chǔ)器光盤存儲(chǔ)器易失易失TTL 、MOS磁頭、載磁體磁頭、載磁體硬磁材料、環(huán)狀元件硬磁材料、環(huán)狀元件激光、磁光材料激光、磁光材料非非易易失失(1) 存取時(shí)間與物理地址無關(guān)（隨機(jī)訪問）存取時(shí)間與物理地址無關(guān)（隨機(jī)訪問） 順序存取存儲(chǔ)器順序存取存儲(chǔ)器 磁帶磁帶2. 按存取方式分類按存取方式分類(2) 存取時(shí)間與物理地址有關(guān)（串行訪問

2、）存取時(shí)間與物理地址有關(guān)（串行訪問） 隨機(jī)存儲(chǔ)器隨機(jī)存儲(chǔ)器 只讀存儲(chǔ)器只讀存儲(chǔ)器 直接存取存儲(chǔ)器直接存取存儲(chǔ)器 磁盤磁盤在程序的執(zhí)行過程中在程序的執(zhí)行過程中 可可 讀讀 可可 寫寫在程序的執(zhí)行過程中在程序的執(zhí)行過程中 只只 讀讀磁盤、磁帶、光盤磁盤、磁帶、光盤 高速緩沖存儲(chǔ)器（高速緩沖存儲(chǔ)器（Cache）Flash Memory存存儲(chǔ)儲(chǔ)器器主存儲(chǔ)器主存儲(chǔ)器輔助存儲(chǔ)器輔助存儲(chǔ)器MROMPROMEPROMEEPROMRAMROM靜態(tài)靜態(tài) RAM動(dòng)態(tài)動(dòng)態(tài) RAM3. 按在計(jì)算機(jī)中的作用分類按在計(jì)算機(jī)中的作用分類高高低低小小大大快快慢慢輔存輔存寄存器寄存器緩存緩存主存主存磁盤磁盤光盤光盤磁帶磁帶光盤光

3、盤磁帶磁帶速度速度容量容量 價(jià)格價(jià)格 位位1. 存儲(chǔ)器三個(gè)主要特性的關(guān)系存儲(chǔ)器三個(gè)主要特性的關(guān)系 二、存儲(chǔ)器的層次結(jié)構(gòu)二、存儲(chǔ)器的層次結(jié)構(gòu)CPUCPU主機(jī)主機(jī)緩存緩存CPU主存主存輔存輔存2. 緩存緩存 主存層次和主存主存層次和主存 輔存層次輔存層次緩存緩存主存主存輔存輔存主存主存虛擬存儲(chǔ)器虛擬存儲(chǔ)器10 ns20 ns200 nsms虛地址虛地址邏輯地址邏輯地址實(shí)地址實(shí)地址物理地址物理地址主存儲(chǔ)器主存儲(chǔ)器（速度）（速度）（容量）（容量）一、概述一、概述1. 主存的基本組成主存的基本組成存儲(chǔ)體存儲(chǔ)體驅(qū)動(dòng)器驅(qū)動(dòng)器譯碼器譯碼器MAR控制電路控制電路讀讀寫寫電電路路MDR地址總線地址總線數(shù)據(jù)總線數(shù)據(jù)

4、總線讀讀寫寫2. 主存和主存和 CPU 的聯(lián)系的聯(lián)系MDRMARCPU主主 存存讀讀數(shù)據(jù)總線數(shù)據(jù)總線地址總線地址總線寫寫 高位字節(jié)高位字節(jié) 地址為字地址地址為字地址 低位字節(jié)低位字節(jié) 地址為字地址地址為字地址設(shè)地址線設(shè)地址線 24 根根按按 字節(jié)字節(jié) 尋址尋址按按 字字 尋址尋址若字長(zhǎng)為若字長(zhǎng)為 16 位位按按 字字 尋址尋址若字長(zhǎng)為若字長(zhǎng)為 32 位位字地址字地址字節(jié)地址字節(jié)地址11109876543210840字節(jié)地址字節(jié)地址字地址字地址4523014203. 主存中存儲(chǔ)單元地址的分配主存中存儲(chǔ)單元地址的分配224 = 16 M8 M4 M(2) 存儲(chǔ)速度存儲(chǔ)速度4. 主存的技術(shù)指標(biāo)主存的

5、技術(shù)指標(biāo)(1) 存儲(chǔ)容量存儲(chǔ)容量(3) 存儲(chǔ)器的帶寬存儲(chǔ)器的帶寬主存主存 存放二進(jìn)制代碼的總位數(shù)存放二進(jìn)制代碼的總位數(shù) 讀出時(shí)間讀出時(shí)間 寫入時(shí)間寫入時(shí)間 存儲(chǔ)器的存儲(chǔ)器的 訪問時(shí)間訪問時(shí)間 存取時(shí)間存取時(shí)間 存取周期存取周期 讀周期讀周期 寫周期寫周期 連續(xù)兩次獨(dú)立的存儲(chǔ)器操作連續(xù)兩次獨(dú)立的存儲(chǔ)器操作（讀或?qū)懀┧璧模ㄗx或?qū)懀┧璧?最小間隔時(shí)間最小間隔時(shí)間 位位/秒秒芯片容量芯片容量二、半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介二、半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介1. 半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)譯譯碼碼驅(qū)驅(qū)動(dòng)動(dòng)存存儲(chǔ)儲(chǔ)矩矩陣陣讀讀寫寫電電路路1K4位位16K1位位8K8位位片選線片選線讀讀/寫控制線寫控制

6、線地地址址線線數(shù)數(shù)據(jù)據(jù)線線地址線地址線（單向）（單向）數(shù)據(jù)線數(shù)據(jù)線（雙向）（雙向）104141138二、半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介二、半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介1. 半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)譯譯碼碼驅(qū)驅(qū)動(dòng)動(dòng)存存儲(chǔ)儲(chǔ)矩矩陣陣讀讀寫寫電電路路片選線片選線讀讀/寫控制線寫控制線地地址址線線數(shù)數(shù)據(jù)據(jù)線線片選線片選線讀讀/寫控制線寫控制線（低電平寫（低電平寫 高電平讀）高電平讀）（允許讀）（允許讀）CSCEWE（允許寫）（允許寫）WEOE存儲(chǔ)芯片片選線的作用存儲(chǔ)芯片片選線的作用用用 16K 1位位 的存儲(chǔ)芯片組成的存儲(chǔ)芯片組成 64K 8位位 的存儲(chǔ)器的存儲(chǔ)器 32片片當(dāng)?shù)刂窞楫?dāng)?shù)刂窞?65 5

7、35 時(shí)，此時(shí)，此 8 片的片選有效片的片選有效 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位 8片片16K 1位位0,015,015,70,7 讀讀/寫控制電路寫控制電路 地地址址譯譯碼碼器器 字線字線015168矩陣矩陣07D07D 位線位線 讀讀 / 寫選通寫選通A3A2A1A02. 半導(dǎo)體存儲(chǔ)芯片的譯碼驅(qū)動(dòng)方式半導(dǎo)體存儲(chǔ)芯片的譯碼驅(qū)動(dòng)方式(1) 線選法線選法00000,00,7007D07D 讀讀 / 寫寫選通選通 讀讀/寫控制電路寫控制電路 A3A2A1A0A40,310,031,031,31 Y 地址譯碼器地址譯碼器 X地地址址譯譯碼碼器器 3232 矩陣矩陣A

8、9I/OA8A7A56AY0Y31X0X31D讀讀/寫寫(2) 重合法重合法00000000000,031,00,31I/OD0,0讀讀 三、隨機(jī)存取存儲(chǔ)器三、隨機(jī)存取存儲(chǔ)器 ( RAM ) 1. 靜態(tài)靜態(tài) RAM (SRAM) (1) 靜態(tài)靜態(tài) RAM 基本電路基本電路A 觸發(fā)器非端觸發(fā)器非端1T4T觸發(fā)器觸發(fā)器5TT6、行開關(guān)行開關(guān)7TT8、列開關(guān)列開關(guān)7TT8、一列共用一列共用A 觸發(fā)器原端觸發(fā)器原端T1 T4T5T6T7T8A A寫放大器寫放大器寫放大器寫放大器DIN寫選擇寫選擇讀選擇讀選擇DOUT讀放讀放位線位線A位線位線A 列地址選擇列地址選擇行地址選擇行地址選擇T1 T4A T1

9、 T4T5T6T7T8A寫放大器寫放大器寫放大器寫放大器DIN寫選擇寫選擇讀選擇讀選擇讀放讀放位線位線A位線位線A 列地址選擇列地址選擇行地址選擇行地址選擇DOUT 靜態(tài)靜態(tài) RAM 基本電路的基本電路的 讀讀 操作操作 行選行選 T5、T6 開開T7、T8 開開列選列選讀放讀放DOUTVAT6T8DOUT讀選擇有效讀選擇有效T1 T4T5T6T7T8A ADIN位線位線A位線位線A 列地址選擇列地址選擇行地址選擇行地址選擇寫放寫放寫放寫放讀放讀放DOUT寫選擇寫選擇讀選擇讀選擇 靜態(tài)靜態(tài) RAM 基本電路的基本電路的 寫寫 操作操作 行選行選T5、T6 開開 兩個(gè)寫放兩個(gè)寫放 DIN列選列選

10、T7、T8 開開（左）（左） 反相反相T5A （右）（右） T8T6ADINDINT7寫選擇有效寫選擇有效T1 T4 (2) 靜態(tài)靜態(tài) RAM 芯片舉例芯片舉例 Intel 2114 外特性外特性存儲(chǔ)容量存儲(chǔ)容量1K4 位位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 2114 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/

11、O2I/O3I/O4WECS第一組第一組第二組第二組第三組第三組第四組第四組150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS第一組第一組第二組第二組第三組第三組第四組第四組0000000000 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀第一組第一組第二組第二組第三組第三組第四組第四組150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路01

12、63015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀150311647326348第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832150

13、311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀0163248CSWE150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O

14、2I/O3I/O4WECS0164832第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀15031164732634801632480000000000150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀1503116473263480163

15、2480164832150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀1503116473263480163248讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0164832150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀

16、寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 讀讀1503116473263480163248讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0164832I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址

17、址譯譯碼碼I/O1I/O2I/O3I/O4WECS第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS第一組第一組第二組第二組第三組第三組第四組第四組0000000000 Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫第一組第一組第二組第二組第三組第三組第四組第四組1503116473263481503116

18、47326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫150311647326348第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼I/O1I/O2I/O3I

19、/O4WECS0000000000150311647326348WECS0164832第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1I/O2I/O3I/O4WECS150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼0000000000150311647326348I/O1I/O2I/O3I/O40164832第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣

20、(64 64) 寫寫I/O1I/O2I/O3I/O4WECS150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼0000000000150311647326348I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0164832第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1I/O2I/O3I/O4WECS15031164732634815031164732

21、6348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼0000000000150311647326348I/O1I/O2I/O3I/O4讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0164832第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1I/O2I/O3I/O4150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯

22、譯碼碼WECS0000000000150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路I/O1I/O2I/O3I/O40164832第一組第一組第二組第二組第三組第三組第四組第四組 Intel 2114 RAM 矩陣矩陣 (64 64) 寫寫I/O1I/O2I/O3I/O4150311647326348150311647326348讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路0163015行行地地址址譯譯碼碼列列地地址址譯譯碼碼WECS0000000000150311647326348I/O1I/O2I/O3I/O4讀寫電路讀寫電路

23、讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路讀寫電路01632480164832ACSDOUT地址有效地址有效地址失效地址失效片選失效片選失效數(shù)據(jù)有效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定數(shù)據(jù)穩(wěn)定高阻高阻 (3) 靜態(tài)靜態(tài) RAM 讀讀 時(shí)序時(shí)序 tAtCOtOHAtOTDtRC片選有效片選有效讀周期讀周期 t tRCRC 地址有效地址有效 下一次地址有效下一次地址有效讀時(shí)間讀時(shí)間 t tA A 地址有效地址有效數(shù)據(jù)穩(wěn)定數(shù)據(jù)穩(wěn)定 t tCOCO 片選有效片選有效數(shù)據(jù)穩(wěn)定數(shù)據(jù)穩(wěn)定t tOTDOTD 片選失效片選失效輸出高阻輸出高阻t tOHAOHA 地址失效后的地址失效后的數(shù)據(jù)維持時(shí)間數(shù)據(jù)維持時(shí)間ACSWEDOUTDIN

24、 (4) 靜態(tài)靜態(tài) RAM (2114) 寫寫 時(shí)序時(shí)序 tWCtWtAWtDWtDHtWR寫周期寫周期 t tWCWC 地址有效地址有效下一次地址有下一次地址有效效寫時(shí)間寫時(shí)間 t tW W 寫命令寫命令 WEWE 的有效時(shí)間的有效時(shí)間t tAWAW 地址有效地址有效片選有效的滯后時(shí)間片選有效的滯后時(shí)間t tWRWR 片選失效片選失效下一次地址有效下一次地址有效t tDW DW 數(shù)據(jù)穩(wěn)定數(shù)據(jù)穩(wěn)定 WE WE 失效失效t tDHDH WE WE 失效后的數(shù)據(jù)維持時(shí)間失效后的數(shù)據(jù)維持時(shí)間DD預(yù)充電信號(hào)預(yù)充電信號(hào)讀選擇線讀選擇線寫數(shù)據(jù)線寫數(shù)據(jù)線寫選擇線寫選擇線讀數(shù)據(jù)線讀數(shù)據(jù)線VCgT4T3T2T1

25、1 (1) 動(dòng)態(tài)動(dòng)態(tài) RAM 基本單元電路基本單元電路 2. 動(dòng)態(tài)動(dòng)態(tài) RAM ( DRAM )讀出與原存信息相反讀出與原存信息相反讀出時(shí)數(shù)據(jù)線有電流讀出時(shí)數(shù)據(jù)線有電流 為為 “1”數(shù)據(jù)線數(shù)據(jù)線CsT字線字線DDV0 10 11 0寫入與輸入信息相同寫入與輸入信息相同寫入時(shí)寫入時(shí) CS 充電充電 為為 “1” 放電放電 為為 “0”T3T2T1T無電流無電流有電流有電流單元單元電路電路讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D行行地地址址譯譯碼碼器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器寫寫

26、數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0 (2) 動(dòng)態(tài)動(dòng)態(tài) RAM 芯片舉例芯片舉例 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Intel 1103) 讀讀00000000000D0 0單元單元電路電路讀讀 寫寫 控控 制制 電電 路路A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Intel 1103) 寫寫11111 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (I

27、ntel 1103) 寫寫A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線011111 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Inte

28、l 1103) 寫寫A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線00100011111 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Intel 1103) 寫寫A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)

29、據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0111111010001 1 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Intel 1103) 寫寫A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0D11111010001 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Intel 1103) 寫寫A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元

30、電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0D11111010001 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Intel 1103) 寫寫讀讀 寫寫 控控 制制 電電 路路A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0D11111010001 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Intel 1103)

31、寫寫讀讀 寫寫 控控 制制 電電 路路A9A8A7A6A5讀讀 寫寫 控控 制制 電電 路路列列 地地 址址 譯譯 碼碼 器器讀選擇線讀選擇線寫選擇線寫選擇線D單元單元電路電路行行地地址址譯譯碼碼器器00113131131A4A3A2A1A0刷新放大器刷新放大器寫寫數(shù)數(shù)據(jù)據(jù)線線讀讀數(shù)數(shù)據(jù)據(jù)線線0D11111010001 三管動(dòng)態(tài)三管動(dòng)態(tài) RAM 芯片芯片 (Intel 1103) 寫寫讀讀 寫寫 控控 制制 電電 路路時(shí)序與控制時(shí)序與控制 行時(shí)鐘行時(shí)鐘列時(shí)鐘列時(shí)鐘寫時(shí)鐘寫時(shí)鐘 WERASCAS A6A0存儲(chǔ)單元陣列存儲(chǔ)單元陣列基準(zhǔn)單元基準(zhǔn)單元行行譯譯碼碼列譯碼器列譯碼器再生放大器再生放大器列譯

32、碼器列譯碼器讀讀出出放放大大基準(zhǔn)單元基準(zhǔn)單元存儲(chǔ)單元陣列存儲(chǔ)單元陣列行行譯譯碼碼 I/O緩存器緩存器數(shù)據(jù)輸出數(shù)據(jù)輸出驅(qū)動(dòng)驅(qū)動(dòng)數(shù)據(jù)輸入數(shù)據(jù)輸入寄存器寄存器 DINDOUT行地址行地址緩存器緩存器列地址列地址緩存器緩存器 單管動(dòng)態(tài)單管動(dòng)態(tài) RAM 4116 (16K 1 1位位) 外特性外特性DINDOUTA6A0 讀放大器讀放大器 讀放大器讀放大器 讀放大器讀放大器06364127128 根行線根行線Cs01271128列列選選擇擇讀讀/寫線寫線數(shù)據(jù)輸入數(shù)據(jù)輸入I/O緩沖緩沖輸出驅(qū)動(dòng)輸出驅(qū)動(dòng)DOUTDINCs 4116 (16K 1位位) 芯片芯片 讀讀 原理原理 讀放大器讀放大器 讀放大器讀放

33、大器 讀放大器讀放大器630 0 0I/O緩沖緩沖輸出驅(qū)動(dòng)輸出驅(qū)動(dòng)OUTD 讀放大器讀放大器 讀放大器讀放大器 讀放大器讀放大器06364127128 根行線根行線Cs01271128列列選選擇擇讀讀/寫線寫線數(shù)據(jù)輸入數(shù)據(jù)輸入I/O緩沖緩沖輸出驅(qū)動(dòng)輸出驅(qū)動(dòng)DOUTDINCs 4116 (16K1位位) 芯片芯片 寫寫 原理原理數(shù)據(jù)輸入數(shù)據(jù)輸入I/O緩沖緩沖I/O緩沖緩沖DIN讀出放大器讀出放大器 讀放大器讀放大器630 (3) 動(dòng)態(tài)動(dòng)態(tài) RAM 時(shí)序時(shí)序 行、列地址分開傳送行、列地址分開傳送寫時(shí)序?qū)憰r(shí)序行地址行地址 RAS 有效有效寫允許寫允許 WE 無效無效(高高)數(shù)據(jù)數(shù)據(jù) DOUT 有效有

34、效數(shù)據(jù)數(shù)據(jù) DIN 有效有效讀時(shí)序讀時(shí)序行地址行地址 RAS 有效有效寫允許寫允許 WE 有效有效(低低)列地址列地址 CAS 有效有效列地址列地址 CAS 有效有效 (4) 動(dòng)態(tài)動(dòng)態(tài) RAM 刷新刷新 刷新與行地址有關(guān)刷新與行地址有關(guān) 集中刷新集中刷新 （存取周期為存取周期為0.5 s s ）“死時(shí)間率死時(shí)間率” 為為 128/4 000 100% = 3.2%“死區(qū)死區(qū)” 為為 0.5 s s 128 = 64 s s 周期序號(hào)周期序號(hào)地址序號(hào)地址序號(hào)tc0123871 387201tctctctc3999V W01127讀讀/寫或維持寫或維持刷新刷新讀讀/寫或維持寫或維持3872 個(gè)周期

35、個(gè)周期 （1936 s s） 128個(gè)周期個(gè)周期 （64 s s） 刷新時(shí)間間隔刷新時(shí)間間隔 （2 ms）刷新序號(hào)刷新序號(hào)tcXtcY 以以128 128 矩陣為例矩陣為例tC = = tM + + tR讀寫讀寫 刷新刷新無無 “死區(qū)死區(qū)” 分散刷新分散刷新（存取周期為存取周期為1 s ）(存取周期為存取周期為 0.5 s + 0.5 s )以以 128 128 矩陣為例矩陣為例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔刷新間隔 128 個(gè)存取周期個(gè)存取周期 分散刷新與集中刷新相結(jié)合（異步刷新）分散刷新與集中刷新相結(jié)合（異步刷新）對(duì)于對(duì)于 1

36、28 128 的存儲(chǔ)芯片的存儲(chǔ)芯片（存取周期為存取周期為 0.5 s s ）將刷新安排在指令譯碼階段，不會(huì)出現(xiàn)將刷新安排在指令譯碼階段，不會(huì)出現(xiàn) “死區(qū)死區(qū)”“死區(qū)死區(qū)” 為為 0.5 s s 若每隔若每隔 15.6 s s 刷新一行刷新一行每行每隔每行每隔 2 ms 刷新一次刷新一次 3. 動(dòng)態(tài)動(dòng)態(tài) RAM 和靜態(tài)和靜態(tài) RAM 的比較的比較DRAMSRAM存儲(chǔ)原理存儲(chǔ)原理集成度集成度芯片引腳芯片引腳功耗功耗價(jià)格價(jià)格速度速度刷新刷新電容電容觸發(fā)器觸發(fā)器高高低低少少多多小小大大低低高高慢慢快快有有無無主存主存緩存緩存 四、只讀存儲(chǔ)器（四、只讀存儲(chǔ)器（ROM） 1. 掩模掩模 ROM ( MRO

37、M ) 行列選擇線交叉處有行列選擇線交叉處有 MOS 管為管為“1”行列選擇線交叉處無行列選擇線交叉處無 MOS 管為管為“0” 2. PROM (一次性編程一次性編程) VCC行線行線列線列線熔絲熔絲熔絲斷熔絲斷為為 “0”為為 “1”熔絲未斷熔絲未斷 3. EPROM (多次性編程多次性編程 ) (1) N型溝道浮動(dòng)?xùn)判蜏系栏?dòng)?xùn)?MOS 電路電路G 柵極柵極S 源源D 漏漏紫外線全部擦洗紫外線全部擦洗D 端加正電壓端加正電壓形成浮動(dòng)?xùn)判纬筛?dòng)?xùn)臩 與與 D 不導(dǎo)通為不導(dǎo)通為 “0”D 端不加正電壓端不加正電壓不形成浮動(dòng)?xùn)挪恍纬筛?dòng)?xùn)臩 與與 D 導(dǎo)通為導(dǎo)通為 “1”SGDN+N+P基片基

38、片GDS浮動(dòng)?xùn)鸥?dòng)?xùn)臩iO2+ + + + +_ _ _ 控制邏輯控制邏輯Y 譯碼譯碼X 譯譯碼碼數(shù)據(jù)緩沖區(qū)數(shù)據(jù)緩沖區(qū)Y 控制控制128 128存儲(chǔ)矩陣存儲(chǔ)矩陣PD/ProgrCSA10A7A6A0DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM 的邏輯圖和引腳的邏輯圖和引腳PD/ProgrPD/Progr功率下降功率下降 / 編程輸入端編程輸入端 讀出時(shí)讀出時(shí) 為為 低電平低電平 4. EEPROM (多次性編程多次性編程 ) 電可擦寫電可擦寫局部擦寫局部擦寫全部擦寫全部擦寫5. Fl

39、ash Memory (閃速型存儲(chǔ)器閃速型存儲(chǔ)器) 比比 EEPROM快快EPROM價(jià)格便宜價(jià)格便宜 集成度高集成度高EEPROM電可擦洗重寫電可擦洗重寫具備具備 RAM 功能功能 用用 1K 4位位 存儲(chǔ)芯片組成存儲(chǔ)芯片組成 1K 8位位 的存儲(chǔ)器的存儲(chǔ)器？片？片 五、存儲(chǔ)器與五、存儲(chǔ)器與 CPU 的連接的連接 1. 存儲(chǔ)器容量的擴(kuò)展存儲(chǔ)器容量的擴(kuò)展 (1) 位擴(kuò)展位擴(kuò)展（增加存儲(chǔ)字長(zhǎng)）（增加存儲(chǔ)字長(zhǎng)）10根地址線根地址線8根數(shù)據(jù)線根數(shù)據(jù)線DDD0479AA021142114CSWE2片片 (2) 字?jǐn)U展（增加存儲(chǔ)字的數(shù)量）字?jǐn)U展（增加存儲(chǔ)字的數(shù)量） 用用 1K 8位位 存儲(chǔ)芯片組成存儲(chǔ)芯片

40、組成 2K 8位位 的存儲(chǔ)器的存儲(chǔ)器11根地址線根地址線8根數(shù)據(jù)線根數(shù)據(jù)線？片？片2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS1 (3) 字、位擴(kuò)展字、位擴(kuò)展用用 1K 4位位 存儲(chǔ)芯片組成存儲(chǔ)芯片組成 4K 8位位 的存儲(chǔ)器的存儲(chǔ)器8根數(shù)據(jù)線根數(shù)據(jù)線12根地址線根地址線WEA8A9A0.D7D0A11A10CS0CS1CS2CS3片選片選譯碼譯碼1K41K41K41K41K41K41K41K4？片？片8片片 2. 存儲(chǔ)器與存儲(chǔ)器與 CPU 的連接的連接 (1) 地址線的連接地址線的連接(2) 數(shù)據(jù)線的連接數(shù)據(jù)線的連接(3) 讀讀/寫命令線的連接寫命令線的

41、連接(4) 片選線的連接片選線的連接(5) 合理選擇存儲(chǔ)芯片合理選擇存儲(chǔ)芯片(6) 其他其他 時(shí)序、負(fù)載時(shí)序、負(fù)載例例4.1 解解: : (1) 寫出對(duì)應(yīng)的二進(jìn)制地址碼寫出對(duì)應(yīng)的二進(jìn)制地址碼(2) 確定芯片的數(shù)量及類型確定芯片的數(shù)量及類型0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15A14A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K8位位1K8位位RAM2片片1K4位位ROM1片片

42、2K8位位(3) 分配地址線分配地址線A10 A0 接接 2K 8位位 ROM 的地址線的地址線A9 A0 接接 1K 4位位 RAM 的地址線的地址線(4) 確定片選信號(hào)確定片選信號(hào)C B A0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0A15 A13 A11 A10 A7 A4 A3 A00 1 1 0 0 1 1 1 1 1 1 1 1 1 1 10 1 1 0 1 0 0 0 0 0 0 0 0 0 0 00 1 1 0 1 0 1 1 1 1 1 1 1 1 1 12K 8位位1片片 ROM1K 4位位2片片RAM 2K 8位位 ROM 1K 4位位 RAM1K 4位

43、位 RAM&PD/ProgrY5Y4G1CBAG2BG2AMREQA14A15A13A12A11A10A9A0D7D4D3D0WR例例 4.1 CPU 與存儲(chǔ)器的連接圖與存儲(chǔ)器的連接圖(1) 寫出對(duì)應(yīng)的二進(jìn)制地址碼寫出對(duì)應(yīng)的二進(jìn)制地址碼例例4.2 假設(shè)同前，要求最小假設(shè)同前，要求最小 4K為系統(tǒng)為系統(tǒng) 程序區(qū)，相鄰程序區(qū)，相鄰 8K為用戶程序區(qū)。為用戶程序區(qū)。(2) 確定芯片的數(shù)量及類型確定芯片的數(shù)量及類型(3) 分配地址線分配地址線(4) 確定片選信號(hào)確定片選信號(hào)1片片 4K 8位位 ROM 2片片 4K 8位位 RAMA11 A0 接接 ROM 和和 RAM 的地址線的地址線例例

44、4.3 設(shè)設(shè) CPU 有有 20 根地址線，根地址線，8 根數(shù)據(jù)線。根數(shù)據(jù)線。 并用并用 IO/M 作訪存控制信號(hào)。作訪存控制信號(hào)。RD 為讀命令，為讀命令， WR 為寫命令?，F(xiàn)有為寫命令?，F(xiàn)有 2764 EPROM ( 8K 8位位 ), 外特性如下：外特性如下：用用 138 譯碼器及其他門電路（門電路自定）畫出譯碼器及其他門電路（門電路自定）畫出 CPU和和 2764 的連接圖。要求地址為的連接圖。要求地址為 F0000HFFFFFH , 并并寫出每片寫出每片 2764 的地址范圍。的地址范圍。D7D0CEOECE片選信號(hào)片選信號(hào)OE允許輸出允許輸出PGM可編程端可編程端PGMA0A12六

45、、存儲(chǔ)器的校驗(yàn)六、存儲(chǔ)器的校驗(yàn)編碼的糾錯(cuò)編碼的糾錯(cuò) 、檢錯(cuò)能力與編碼的最小距離有關(guān)檢錯(cuò)能力與編碼的最小距離有關(guān)L 編碼的最小距離編碼的最小距離D 檢測(cè)錯(cuò)誤的位數(shù)檢測(cè)錯(cuò)誤的位數(shù)C 糾正錯(cuò)誤的位數(shù)糾正錯(cuò)誤的位數(shù)漢明碼是具有一位糾錯(cuò)能力的編碼漢明碼是具有一位糾錯(cuò)能力的編碼L 1 = D + C ( DC )1 . 編碼的最小距離編碼的最小距離任意兩組合法代碼之間任意兩組合法代碼之間 二進(jìn)制位數(shù)二進(jìn)制位數(shù) 的的 最少差異最少差異L = 3 具有具有 一位一位 糾錯(cuò)能力糾錯(cuò)能力漢明碼的組成需增添漢明碼的組成需增添 ？位檢測(cè)位位檢測(cè)位檢測(cè)位的位置檢測(cè)位的位置 ？檢測(cè)位的取值檢測(cè)位的取值 ？2k n + k

46、 + 1檢測(cè)位的取值與該位所在的檢測(cè)檢測(cè)位的取值與該位所在的檢測(cè)“小組小組” 中中承擔(dān)的奇偶校驗(yàn)任務(wù)有關(guān)承擔(dān)的奇偶校驗(yàn)任務(wù)有關(guān)組成漢明碼的三要素組成漢明碼的三要素2 . 漢明碼的組成漢明碼的組成2i ( i = 0，1，2 ，3 ， )各檢測(cè)位各檢測(cè)位 Ci 所承擔(dān)的檢測(cè)小組為所承擔(dān)的檢測(cè)小組為gi 小組獨(dú)占第小組獨(dú)占第 2i1 位位gi 和和 gj 小組共同占第小組共同占第 2i1 + 2j1 位位gi、gj 和和 gl 小組共同占第小組共同占第 2i1 + 2j1 + 2l1 位位 C1 檢測(cè)的檢測(cè)的 g1 小組包含第小組包含第 1，3，5，7，9，11，C2 檢測(cè)的檢測(cè)的 g2 小組包含

47、第小組包含第 2，3，6，7，10，11，C4 檢測(cè)的檢測(cè)的 g3 小組包含第小組包含第 4，5，6，7，12，13，C8 檢測(cè)的檢測(cè)的 g4 小組包含第小組包含第 8，9，10，11，12，13，14，15，24，例例4.4 求求 0101 按按 “偶校驗(yàn)偶校驗(yàn)” 配置的漢明碼配置的漢明碼解：解： n = 4根據(jù)根據(jù) 2k n + k + 1得得 k = 3漢明碼排序如下漢明碼排序如下:二進(jìn)制序號(hào)二進(jìn)制序號(hào)名稱名稱1 2 3 4 5 6 7C1 C2 C40 0101 的漢明碼為的漢明碼為 010010101 0 110按配偶原則配置按配偶原則配置 0011 的漢明碼的漢明碼 二進(jìn)制序號(hào)二進(jìn)

48、制序號(hào) 名稱名稱1 2 3 4 5 6 7C1 C2 C41 0 000 1 1解：解： n = 4 根據(jù)根據(jù) 2k n + k + 1取取 k = 3C1= 3 5 7 = 1C2= 3 6 7 = 0C4= 5 6 7 = 0 0011 的漢明碼為的漢明碼為 1000011練習(xí)練習(xí)13. 漢明碼的糾錯(cuò)過程漢明碼的糾錯(cuò)過程形成新的檢測(cè)位形成新的檢測(cè)位 Pi ，如增添如增添 3 位位 （k = 3）， 新的檢測(cè)位為新的檢測(cè)位為 P4 P2 P1 。以以 k = 3 為例，為例，Pi 的取值為的取值為P1 = 1 3 5 7P2 = 2 3 6 7P4 = 4 5 6 7對(duì)于按對(duì)于按 “偶校驗(yàn)偶

49、校驗(yàn)” 配置的漢明碼配置的漢明碼 不出錯(cuò)時(shí)不出錯(cuò)時(shí) P1= 0，P2 = 0，P4 = 0C1C2C4其位數(shù)與增添的檢測(cè)位有關(guān)，其位數(shù)與增添的檢測(cè)位有關(guān)，P1= 1 3 5 7 = 0 無錯(cuò)無錯(cuò)P2= 2 3 6 7 = 1 有錯(cuò)有錯(cuò)P4= 4 5 6 7 = 1 有錯(cuò)有錯(cuò)P4P2P1 = 110第第 6 位出錯(cuò)，可糾正為位出錯(cuò)，可糾正為 0100101，故要求傳送的信息為故要求傳送的信息為 0101。糾錯(cuò)過程如下糾錯(cuò)過程如下例例4.5解：解： 已知接收到的漢明碼為已知接收到的漢明碼為 0100111（按配偶原則配置）試問要求傳送的信息是什么（按配偶原則配置）試問要求傳送的信息是什么? 練習(xí)練

50、習(xí)2P4 = 4 5 6 7 = 1P2 = 2 3 6 7 = 0P1 = 1 3 5 7 = 0 P4 P2 P1 = 100第第 4 位錯(cuò)，可不糾位錯(cuò)，可不糾寫出按偶校驗(yàn)配置的漢明碼寫出按偶校驗(yàn)配置的漢明碼0101101 的糾錯(cuò)過程的糾錯(cuò)過程練習(xí)練習(xí)3按配奇原則配置按配奇原則配置 0011 的漢明碼的漢明碼配奇的漢明碼為配奇的漢明碼為 0101011七、提高訪存速度的措施七、提高訪存速度的措施 采用高速器件采用高速器件 調(diào)整主存結(jié)構(gòu)調(diào)整主存結(jié)構(gòu)1. 單體多字系統(tǒng)單體多字系統(tǒng) W位位W位位W位位W位位W位位 地址寄存器地址寄存器 主存控制器主存控制器. . . . . . 單字長(zhǎng)寄存器單字

51、長(zhǎng)寄存器 數(shù)據(jù)寄存器數(shù)據(jù)寄存器 存儲(chǔ)體存儲(chǔ)體 采用層次結(jié)構(gòu)采用層次結(jié)構(gòu) Cache 主存主存 增加存儲(chǔ)器的帶寬增加存儲(chǔ)器的帶寬 2. 多體并行系統(tǒng)多體并行系統(tǒng)(1) 高位交叉高位交叉 M0M1M2M3體內(nèi)地址體內(nèi)地址體號(hào)體號(hào)體號(hào)體號(hào)地址地址00 000000 000100 111101 000001 000101 111110 000010 000110 111111 000011 000111 1111順序編址順序編址 各個(gè)體并行工作各個(gè)體并行工作M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址譯碼地址譯碼體內(nèi)地址體內(nèi)地址體號(hào)體號(hào)體號(hào)體號(hào)(1) 高位交叉

52、高位交叉 M0M1M2M3體號(hào)體號(hào)體內(nèi)地址體內(nèi)地址地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 11(2) 低位交叉低位交叉各個(gè)體輪流編址各個(gè)體輪流編址M0地址地址044n4M1154n3M2264n2M3374n1地址譯碼地址譯碼 體號(hào)體號(hào)體內(nèi)地址體內(nèi)地址 體號(hào)體號(hào)(2) 低位交叉低位交叉 各個(gè)體輪流編址各個(gè)體輪流編址低位交叉的特點(diǎn)低位交叉的特點(diǎn)在不改變存取周期的前提下，增加存儲(chǔ)器的帶寬在不改變存取周期的前提下，增加存儲(chǔ)器的帶寬時(shí)間時(shí)間 單體單體訪存周期訪存周期 單體

53、單體訪存周期訪存周期啟動(dòng)存儲(chǔ)體啟動(dòng)存儲(chǔ)體 0啟動(dòng)存儲(chǔ)體啟動(dòng)存儲(chǔ)體 1啟動(dòng)存儲(chǔ)體啟動(dòng)存儲(chǔ)體 2啟動(dòng)存儲(chǔ)體啟動(dòng)存儲(chǔ)體 3 設(shè)四體低位交叉存儲(chǔ)器，存取周期為設(shè)四體低位交叉存儲(chǔ)器，存取周期為T，總線傳輸周期，總線傳輸周期為為，為實(shí)現(xiàn)流水線方式存取，應(yīng)滿足，為實(shí)現(xiàn)流水線方式存取，應(yīng)滿足 T 4。連續(xù)讀取連續(xù)讀取 4 個(gè)字所需的時(shí)間為個(gè)字所需的時(shí)間為 T(4 1)(3) 存儲(chǔ)器控制部件（簡(jiǎn)稱存控）存儲(chǔ)器控制部件（簡(jiǎn)稱存控）易發(fā)生代碼易發(fā)生代碼丟失的請(qǐng)求丟失的請(qǐng)求源，優(yōu)先級(jí)源，優(yōu)先級(jí)最高最高嚴(yán)重影響嚴(yán)重影響 CPU工作的請(qǐng)求源，工作的請(qǐng)求源，給予給予 次高次高 優(yōu)先級(jí)優(yōu)先級(jí)控制線路控制線路排隊(duì)器排隊(duì)器 節(jié)拍

54、節(jié)拍發(fā)生器發(fā)生器QQCM來自各個(gè)請(qǐng)求源來自各個(gè)請(qǐng)求源 主脈沖主脈沖存控標(biāo)記存控標(biāo)記 觸發(fā)器觸發(fā)器3.高性能存儲(chǔ)芯片高性能存儲(chǔ)芯片(1) SDRAM (同步同步 DRAM)在系統(tǒng)時(shí)鐘的控制下進(jìn)行讀出和寫入在系統(tǒng)時(shí)鐘的控制下進(jìn)行讀出和寫入CPU 無須等待無須等待(2) RDRAM由由 Rambus 開發(fā)，主要解決開發(fā)，主要解決 存儲(chǔ)器帶寬存儲(chǔ)器帶寬 問題問題 (3) 帶帶 Cache 的的 DRAM 在在 DRAM 的芯片內(nèi)的芯片內(nèi) 集成集成 了一個(gè)由了一個(gè)由 SRAM 組成的組成的 Cache ，有利于，有利于 猝發(fā)式讀取猝發(fā)式讀取 一、概述一、概述1. 問題的提出問題的提出避免避免 CPU “

55、空等空等” 現(xiàn)象現(xiàn)象CPU 和主存（和主存（DRAM）的速度差異的速度差異緩存緩存CPU主存主存容量小容量小速度高速度高容量大容量大速度低速度低程序訪問的局部性原理程序訪問的局部性原理2. Cache 的工作原理的工作原理(1) 主存和緩存的編址主存和緩存的編址主存和緩存按塊存儲(chǔ)主存和緩存按塊存儲(chǔ) 塊的大小相同塊的大小相同B 為塊長(zhǎng)為塊長(zhǎng) 主存塊號(hào)主存塊號(hào)主存儲(chǔ)器主存儲(chǔ)器012m1字塊字塊 0字塊字塊 1字塊字塊 M1主存塊號(hào)主存塊號(hào)塊內(nèi)地址塊內(nèi)地址m位位b位位n位位M塊塊B個(gè)字個(gè)字緩存塊號(hào)緩存塊號(hào)塊內(nèi)地址塊內(nèi)地址c位位b位位C塊塊B個(gè)字個(gè)字 字塊字塊 0字塊字塊 1字塊字塊 C1012c1標(biāo)

56、記標(biāo)記Cache緩存塊號(hào)緩存塊號(hào)(2) 命中與未命中命中與未命中緩存共有緩存共有 C 塊塊主存共有主存共有 M 塊塊M C主存塊主存塊 調(diào)入調(diào)入 緩存緩存主存塊與緩存塊主存塊與緩存塊 建立建立 了對(duì)應(yīng)關(guān)系了對(duì)應(yīng)關(guān)系用用 標(biāo)記記錄標(biāo)記記錄 與某緩存塊建立了對(duì)應(yīng)關(guān)系的與某緩存塊建立了對(duì)應(yīng)關(guān)系的 主存塊號(hào)主存塊號(hào)命中命中未命中未命中主存塊與緩存塊主存塊與緩存塊 未建立未建立 對(duì)應(yīng)關(guān)系對(duì)應(yīng)關(guān)系主存塊主存塊 未調(diào)入未調(diào)入 緩存緩存(3) Cache 的命中率的命中率CPU 欲訪問的信息在欲訪問的信息在 Cache 中的中的 比率比率命中率命中率 與與 Cache 的的 容量容量 與與 塊長(zhǎng)塊長(zhǎng) 有關(guān)有關(guān)

57、 一般每塊可取一般每塊可取 4 8 個(gè)字個(gè)字塊長(zhǎng)取一個(gè)存取周期內(nèi)從主存調(diào)出的信息長(zhǎng)度塊長(zhǎng)取一個(gè)存取周期內(nèi)從主存調(diào)出的信息長(zhǎng)度 CRAY_1 16體交叉體交叉 塊長(zhǎng)取塊長(zhǎng)取 16 個(gè)存儲(chǔ)字個(gè)存儲(chǔ)字 IBM 370/168 4體交叉體交叉 塊長(zhǎng)取塊長(zhǎng)取 4 個(gè)存儲(chǔ)字個(gè)存儲(chǔ)字（64位位4 = 256位）位）(4) Cache 主存系統(tǒng)的效率主存系統(tǒng)的效率效率效率 e 與與 命中率命中率 有關(guān)有關(guān) 設(shè)設(shè) Cache 命中率命中率 為為 h，訪問訪問 Cache 的時(shí)間為的時(shí)間為 tc ， 訪問訪問 主存主存 的時(shí)間為的時(shí)間為 tm 則則 e = 100% tc h tc+ (1h) tm 訪問訪問 C

58、ache 的時(shí)間的時(shí)間 平均訪問時(shí)間平均訪問時(shí)間 e = 100%3. Cache 的基本結(jié)構(gòu)的基本結(jié)構(gòu)Cache替換機(jī)構(gòu)替換機(jī)構(gòu)Cache存儲(chǔ)體存儲(chǔ)體主存主存Cache地址映射地址映射變換機(jī)構(gòu)變換機(jī)構(gòu)由由CPU完成完成4. Cache 的的 讀寫讀寫 操作操作 訪問訪問Cache取出信息送取出信息送CPU 訪問主存訪問主存取出信息送取出信息送CPU將新的主存塊將新的主存塊調(diào)入調(diào)入Cache中中執(zhí)行替換算法執(zhí)行替換算法 騰出空位騰出空位 結(jié)束結(jié)束命中？命中？Cache滿？滿？CPU發(fā)出訪問地址發(fā)出訪問地址 開始開始是是否否是是否否讀讀Cache 和主存的一致性和主存的一致性 4. Cache

59、的的 讀寫讀寫 操作操作寫寫 寫直達(dá)法寫直達(dá)法（Write through） 寫回法寫回法（Write back） 寫操作時(shí)數(shù)據(jù)既寫入寫操作時(shí)數(shù)據(jù)既寫入Cache又寫入主存又寫入主存 寫操作時(shí)只把數(shù)據(jù)寫入寫操作時(shí)只把數(shù)據(jù)寫入 Cache 而不寫入主存而不寫入主存當(dāng)當(dāng) Cache 數(shù)據(jù)被替換出去時(shí)才寫回主存數(shù)據(jù)被替換出去時(shí)才寫回主存 寫操作時(shí)間就是訪問主存的時(shí)間寫操作時(shí)間就是訪問主存的時(shí)間，讀操作時(shí)不，讀操作時(shí)不涉及對(duì)主存的寫操作，更新策略比較容易實(shí)現(xiàn)涉及對(duì)主存的寫操作，更新策略比較容易實(shí)現(xiàn)寫操作時(shí)間就是訪問寫操作時(shí)間就是訪問 Cache 的時(shí)間的時(shí)間，讀操作讀操作 Cache 失效發(fā)生數(shù)據(jù)替換

60、時(shí)，失效發(fā)生數(shù)據(jù)替換時(shí)，被替換的塊需寫回主存，增加了被替換的塊需寫回主存，增加了 Cache 的復(fù)雜性的復(fù)雜性5. Cache 的改進(jìn)的改進(jìn)(1) 增加增加 Cache 的級(jí)數(shù)的級(jí)數(shù)片載（片內(nèi)）片載（片內(nèi)）Cache片外片外 Cache(2) 統(tǒng)一緩存和分立緩存統(tǒng)一緩存和分立緩存指令指令 Cache數(shù)據(jù)數(shù)據(jù) Cache與主存結(jié)構(gòu)有關(guān)與主存結(jié)構(gòu)有關(guān)與指令執(zhí)行的控制方式有關(guān)與指令執(zhí)行的控制方式有關(guān)是否流水是否流水Pentium 8K 指令指令 Cache 8K 數(shù)據(jù)數(shù)據(jù) CachePowerPC620 32K 指令指令 Cache 32K 數(shù)據(jù)數(shù)據(jù) Cache 字塊字塊2m1 字塊字塊2c+1 字塊字塊2