第六講-常見組合與時序邏輯電路Verilog-HDl描述

1、2021/8/141第九章Veirlog HDL 數(shù)字電路設(shè)計實(shí)踐2021/8/142主要內(nèi)容主要內(nèi)容一、常用組合電路模塊的設(shè)計二、常用時序電路模塊的設(shè)計三、多層次結(jié)構(gòu)電路的設(shè)計2021/8/143（一）簡單組合電路的描述1 1、基本門電路的描述、基本門電路的描述常用組合電路模塊的設(shè)計常用組合電路模塊的設(shè)計2021/8/144（2）用）用assign連續(xù)賦值語句描述連續(xù)賦值語句描述module gate1(F,A,B,C,D);input A,B,C,D;output F;assign F=(A&B)|(B&C&D);/連續(xù)賦值語句endmodule（3）用過程語句）用

2、過程語句always塊描述塊描述module gate2(F,A,B,C,D);input A,B,C,D; output F;reg F;always (A or B or C or D) /always過程語句 F=(A&B)|(B&C&D);endmodule（1）調(diào)用內(nèi)置門元件描述）調(diào)用內(nèi)置門元件描述module gate3(F,A,B,C,D);input A,B,C,D; output F;nand (F1,A,B); and(F2,B,C,D); or(F,F1,F2); /調(diào)用內(nèi)置門endmodule2021/8/1452 2、三態(tài)門的描述、三態(tài)門的描述

3、reg out;always (en or in)out=en ? in: bz;end（2）用）用assign連續(xù)賦值語句描述連續(xù)賦值語句描述 （3）用過程語句）用過程語句always塊描述塊描述（1）調(diào)用內(nèi)置門元件描述）調(diào)用內(nèi)置門元件描述bufif1 b1(out,in,en);assign out=en ? in: bz;2021/8/146在Verilog HDL中，描述簡單的組合邏輯通常使用assign結(jié)構(gòu)。 注意：條件運(yùn)算符是一種在組合邏輯實(shí)現(xiàn)分支判斷時常使用的格式。2021/8/147（二）復(fù)雜組合電路的描述一般用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路1 1、3 3線線-8-8線

4、譯碼器線譯碼器module decoder_38(out,in);output7:0 out; input 2:0 in;reg7:0out;always (in) begin case(in) 3b000:out=8b11111110; 3b001:out=8b11111101; 3b010:out=8b11111011; 3b011:out=8b11110111; 3b100:out=8b11101111; 3b101:out=8b11011111; 3b110:out=8b10111111; 3b111:out=8b01111111; endcaseendendmodule2021/8/

5、148MAX+PLUSII編譯后的生成的模塊符號：2021/8/149module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);output a,b,c,d,e,f,g;input D3,D2,D1,D0;reg a,b,c,d,e,f,g;always (D3 or D2 or D1 or D0) begincase(D3,D2,D1,D0)4d0:a,b,c,d,e,f,g=7b1111110;4d1:a,b,c,d,e,f,g=7b0110000;4d2:a,b,c,d,e,f,g=7b1101101;4d3:a,b,c,d,e,f,g=7b1111001;

6、4d4:a,b,c,d,e,f,g=7b0110011;4d5:a,b,c,d,e,f,g=7b1011011;4d6:a,b,c,d,e,f,g=7b1011111;4d7:a,b,c,d,e,f,g=7b1110000;4d8:a,b,c,d,e,f,g=7b1111111;4d9:a,b,c,d,e,f,g=7b1111011;default:a,b,c,d,e,f,g=7bx;endcaseendendmodule2 2、BCDBCD碼碼七段數(shù)碼顯示譯碼器七段數(shù)碼顯示譯碼器2021/8/1410MAX+PLUSII編譯后的生成的模塊符號：2021/8/14113 3、8 8線線-3-3

7、優(yōu)先編碼器優(yōu)先編碼器module encoder8_3(outcode,a,b,c,d,e,f,g,h);output2:0 outcode; input a,b,c,d,e,f,g,h; reg2:0 outcode;always (a or b or c or d or e or f or g or h) beginif(h) outcode=3b111;else if(g) outcode=3b110;else if(f) outcode=3b101;else if(e) outcode=3b100;else if(d) outcode=3b011;else if(c) outcode=

8、3b010;else if(b) outcode=3b001;else if(a) outcode=3b000;endendmodule2021/8/1412MAX+PLUSII編譯后的生成的模塊符號：2021/8/14134 4、數(shù)據(jù)選擇器（、數(shù)據(jù)選擇器（2 2選選1 1、4 4選選1)1)（略）（略）2021/8/1414(一) 簡單時序邏輯電路的描述通常使用always塊（ (posedge clk)或 (negedge clk)來描述時序邏輯?；净綝 D觸發(fā)器觸發(fā)器module DFF(Q,D,CLK);output Q;input D,CLK;reg Q;always (pose

9、dge CLK)Q=D;endmodule常用時序電路模塊設(shè)計常用時序電路模塊設(shè)計2021/8/1415(二) 復(fù)雜時序邏輯電路的描述通常在always 過程語句里使用條件語句條件語句來實(shí)現(xiàn)較復(fù)雜的時序邏輯電路 。2021/8/14161 1、帶清零端、置、帶清零端、置1 1端的端的D D觸發(fā)器觸發(fā)器module DFF1(q,qn,d,clk,set,reset);output q,qn;input d,clk,set,reset;reg q,qn;always (posedge clk )beginif(!reset) begin q=0; qn=1; endelse if(!set) b

10、egin q=1; qn=0; endelsebeginq=d;qn=d; endendendmoduleor negedge set or negedge reset)2021/8/14172 2、帶清零端、置、帶清零端、置1 1端的端的JKJK觸發(fā)器觸發(fā)器module JK_FF(CLK,J,K,Q,RS,SET);input CLK,J,K,SET,RS;output Q;reg Q;always (posedge CLK or negedge RS or negedge SET )beginif(!RS) Q=1B0;else if(!SET) q=1B1;else case(J,K)

11、2b00: Q=Q;2b01:Q=1b0;2b10:Q=1b1;2b11:Q=Q;endcaseendendmodule 2021/8/14183 3、數(shù)據(jù)寄存器、數(shù)據(jù)寄存器module reg8(out_data,in_data,clk,clr);output7:0 out_data;input7:0 in_data;input clk,clr;reg7:0 out_data;always (posedge clk or posedge clr)beginif(clr) out_data=0; else out_data=in_data;endendmodule 2021/8/1419mod

12、ule shifter(din,clk,clr,dout);input din,clk,clr;output7:0 dout;reg7:0 dout;always (posedge clk)begin if(clr) dout=8b0; else begindout=dout1;dout0=din; endendendmodule4 4、移位寄存器、移位寄存器2021/8/14205 5、計數(shù)器、計數(shù)器module updown_count(d,clk,clear,load,up_down,qd);input 3:0 d;input clk, clear,load,up_down;output 3:0 qd;reg3:0 qd;always (posedge clk)beginif(!clear) qd=4h00;else if(load) qd=d;else if(up_dwon