數(shù)字電子技術(shù)基第八章 可編程邏輯器件

1、（8-1）電子技術(shù)電子技術(shù)數(shù)字電路部分?jǐn)?shù)字電路部分1.1 1.1 概概 述述輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖圖1-1 基本可編程邏輯器件基本可編程邏輯器件pld（ programmable logic device ）器件的原理結(jié)構(gòu)圖）器件的原理結(jié)構(gòu)圖1.1.1 pld的發(fā)展歷程的發(fā)展歷程70年代年代80年代年代90年代年代prom 和和pla 器件器件改進(jìn)的改進(jìn)的 pal 器件器件gal器件器件fpga器件器件epld 器件器件cpld器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的sopc1.1.2 可編程邏輯器件的分類可編程邏輯器件的分類圖圖1-2 按集成度按集成度(pld)

2、分類分類 可編程邏輯器件（pld） 簡(jiǎn)單 pld 復(fù)雜 pld prom pal pla gal cpld fpga （8-5）plapla（programmable logic arrayprogrammable logic array）pal(programmable array logic)pal(programmable array logic)gal(generic array logic)gal(generic array logic)fpgafpga（field programmable gate arrayfield programmable gate array）sopcso

3、pc（system on a programmable chipsystem on a programmable chip）socsoc（ system on a chip system on a chip ）ip ip (intellectual property)(intellectual property)promprom（programmable read only memoryprogrammable read only memory）cpld（ complex programmable logic device ）epld ( ( erasable programmable log

4、ic device)asic ( ( application specific integrated circuit)eda ( (electronic design automatic)1.2 簡(jiǎn)單簡(jiǎn)單pld原理原理1.2.1 電路符號(hào)表示電路符號(hào)表示圖圖1-3 常用邏輯門符號(hào)常用邏輯門符號(hào)1.2.1 pld電路符號(hào)表示電路符號(hào)表示圖圖1-4pld的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖1-5 pld的互補(bǔ)輸入的互補(bǔ)輸入 圖圖1-6 pld中與陣列表示中與陣列表示圖圖1-7 pld中或陣列的表示中或陣列的表示 圖圖1-8 陣列線連接表示陣列線連接表示 1.2.2 prom地 址譯 碼 器存 儲(chǔ) 單 元

5、陣 列0a1a1na0w1w1pw0f1f1mfnp2圖圖1-9 prom基本結(jié)構(gòu)：基本結(jié)構(gòu)：1.2.2 prom圖圖1-11 prom表達(dá)的表達(dá)的pld圖陣列圖陣列與陣列（固定）或陣列（可編程）0a1a1a1a0a0a1f0f圖圖1-12 用用prom完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0a1a1a1a0a0a1f0f1.2.3 pla圖1-13 pla邏輯陣列示意圖邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或 陣 列（ 可 編 程 ）0a1a1a1a0a0a1f0f1.2.3 pla圖圖1-14 pla與與 prom的比較的比較0a1

6、a1f0f2a2f0a1a1f0f2a2f1.2.4 pal0a1a1f0f0a1a1f0f 圖1-15pal結(jié)構(gòu)：結(jié)構(gòu)：圖圖1-16 pal的常用表示：的常用表示：1.3 eda與傳統(tǒng)電子設(shè)計(jì)方法的比較與傳統(tǒng)電子設(shè)計(jì)方法的比較手工設(shè)計(jì)方法的缺點(diǎn)是：手工設(shè)計(jì)方法的缺點(diǎn)是： 1)1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。 2)2)如果某一過程存在錯(cuò)誤，查找和修如果某一過程存在錯(cuò)誤，查找和修改十分不便。改十分不便。 3)3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。理。 4)4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工

7、藝直接相關(guān)，因此過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差?？梢浦残圆睢?5)5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)。才能進(jìn)行實(shí)測(cè)。eda技術(shù)有很大不同：技術(shù)有很大不同： 1)1)采用硬件描述語言作為設(shè)計(jì)輸入。采用硬件描述語言作為設(shè)計(jì)輸入。 2)2)庫庫(library)(library)的引入。的引入。 3)3)設(shè)計(jì)文檔的管理。設(shè)計(jì)文檔的管理。 4)4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。強(qiáng)大的系統(tǒng)建模、電路仿真功能。 5)5)具有自主知識(shí)產(chǎn)權(quán)。具有自主知識(shí)產(chǎn)權(quán)。 6)6)開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及ipip核的可利用核的可利用性。

8、性。 7)7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。方案。 8)8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)。術(shù)。 9)9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。10)10)高速性能好高速性能好。11)11)純硬件系統(tǒng)的高可靠性。純硬件系統(tǒng)的高可靠性。1.4 eda的發(fā)展趨勢(shì)的發(fā)展趨勢(shì) 系統(tǒng)集成芯片成為ic設(shè)計(jì)的發(fā)展方向，這一發(fā)展趨勢(shì)表現(xiàn)在如下幾個(gè)方面： 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米(deep-s

9、ubmicron)(deep-submicron)工藝，如工藝，如0.18m0.18m，0.13m0.13m已經(jīng)走向成熟，已經(jīng)走向成熟，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能。在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能。 市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的成本，減小系統(tǒng)的體積等，從而對(duì)系統(tǒng)的集成度不斷提出更高成本，減小系統(tǒng)的體積等，從而對(duì)系統(tǒng)的集成度不斷提出更高的要求。的要求。 高性能的高性能的edaeda工具得到長(zhǎng)足的發(fā)展，其自動(dòng)化和智能化程度工具得到長(zhǎng)足的發(fā)展，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大

10、的開發(fā)環(huán)境。不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。 計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的socsoc設(shè)計(jì)提供了設(shè)計(jì)提供了物理基礎(chǔ)。物理基礎(chǔ)。eda實(shí)驗(yàn)的3個(gè)層次1、邏輯行為的實(shí)現(xiàn) （特點(diǎn)：非eda技術(shù)及相關(guān)器件也能實(shí)現(xiàn)，無法體現(xiàn)eda技術(shù)的優(yōu)勢(shì)）2、控制與信號(hào)傳輸功能的實(shí)現(xiàn)（特點(diǎn)：必須使用eda技術(shù)才也能實(shí)現(xiàn)，能體現(xiàn)eda技術(shù)的優(yōu)勢(shì)） 3、算法的實(shí)現(xiàn)（特點(diǎn)：使用硬件方式取代由傳統(tǒng)cpu完成的許多算法功能，實(shí)現(xiàn)高速性能） 主要包括原數(shù)字電路中的實(shí)驗(yàn)項(xiàng)目，如：簡(jiǎn)單譯碼器、簡(jiǎn)單計(jì)數(shù)器、紅綠交通燈控制、表決器、顯示掃描器、電梯控制、乒乓球游戲、數(shù)字

11、鐘表、普通頻率計(jì)、等等純邏輯行為實(shí)現(xiàn)方面的電路的設(shè)計(jì)，時(shí)鐘頻率低。 如：高速信號(hào)發(fā)生器（含高速d/a輸出）、a/d采樣控制器、數(shù)字頻率合成、數(shù)字pll、rs232或ps/2通信、vga顯示控制電路、邏輯分析儀、存儲(chǔ)示波器、虛擬儀表、圖像采樣處理和顯示、機(jī)電實(shí)時(shí)控制系統(tǒng)、fpga與單片機(jī)綜合控制等電路的設(shè)計(jì)。 如：離散fft變換、數(shù)字濾波器、浮點(diǎn)乘法器、高速寬位加法器、編碼譯碼和壓縮、基于fpga的嵌入式系統(tǒng)、實(shí)時(shí)圖象處理、大信息流加解密算法實(shí)現(xiàn)等電路的設(shè)計(jì)、智能算法設(shè)計(jì)等。時(shí)鐘頻率一般在50mhz以上 原理圖/vhdl文本編輯綜合fpga/cpld適配fpga/cpld編程下載編程下載fpga

12、/cpld器件和電路系統(tǒng)時(shí)序與功能門級(jí)仿真1、功能仿真、功能仿真2、時(shí)序仿真、時(shí)序仿真邏輯綜合器邏輯綜合器結(jié)構(gòu)綜合器結(jié)構(gòu)綜合器功能仿真功能仿真 2.1 fpgacpld設(shè)計(jì)流程設(shè)計(jì)流程應(yīng)用應(yīng)用fpga/cpld的的eda開發(fā)流程開發(fā)流程:2 eda設(shè)計(jì)流程及其工具設(shè)計(jì)流程及其工具2.1.1 設(shè)計(jì)輸入設(shè)計(jì)輸入(原理圖原理圖hdl文本編輯文本編輯)(editor)1. 1. 圖形輸入圖形輸入 圖形輸入圖形輸入 原理圖輸入原理圖輸入(graphic editor) 狀態(tài)圖輸入狀態(tài)圖輸入(symbol editor) 波形圖輸入波形圖輸入(waveform editor)2. hdl文本輸入文本輸入(

13、text editor)2.1.1 設(shè)計(jì)輸入設(shè)計(jì)輸入(原理圖原理圖hdl文本編輯文本編輯) 這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言本一致。就是將使用了某種硬件描述語言(hdl)(hdl)的的電路設(shè)計(jì)文本，如電路設(shè)計(jì)文本，如vhdlvhdl源程序，進(jìn)行編輯輸入。源程序，進(jìn)行編輯輸入。 可以說，應(yīng)用可以說，應(yīng)用hdlhdl的文本輸入方法克服了上述原的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為理圖輸入法存在的所有弊端，為edaeda技術(shù)的應(yīng)用和技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。發(fā)展打開了一個(gè)廣闊的天地。2.1

14、.2 綜合綜合(compiler)將設(shè)計(jì)者在將設(shè)計(jì)者在edaeda平臺(tái)上編輯輸入的平臺(tái)上編輯輸入的hdlhdl文本、原理文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來，定的硬件

15、結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來，成為相應(yīng)互的映射關(guān)系。成為相應(yīng)互的映射關(guān)系。2.1.3 適配適配(configure) 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之使之產(chǎn)生最終的下載文件產(chǎn)生最終的下載文件，如，如jedecjedec、jamjam格式的格式的文件。適配所選定的目標(biāo)器件文件。適配所選定的目標(biāo)器件(fpga/cpld(fpga/cpld芯片芯片) )必須屬于原綜合器指定的目標(biāo)器件系列。必須屬于原綜合器指定的目標(biāo)器件系列。2.1.4 時(shí)序仿真與功能仿真時(shí)序仿真與功

16、能仿真(simulator)時(shí)序仿真功能仿真 就是接近真實(shí)器件運(yùn)行特性的仿真，就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。因而，仿真精度高。 是直接對(duì)是直接對(duì)vhdl、原理圖描述或其他、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性。仿真過程不涉及任何具體器件的硬件特性。2.1.5 編程下載編程下載( (program) ) 通常，將對(duì)通常，將對(duì)cpldcp

17、ld的下載稱為編程的下載稱為編程(program)(program)，對(duì)，對(duì)fpgafpga中的中的sramsram進(jìn)行直接下載的方式稱為配置進(jìn)行直接下載的方式稱為配置(configure)(configure)，但對(duì)于，但對(duì)于otp otp fpgafpga的下載和對(duì)的下載和對(duì)fpgafpga的專用配置的專用配置romrom的下載仍稱為編程。的下載仍稱為編程。 2.1.6 硬件測(cè)試硬件測(cè)試(testing) 最后是將含有載入了設(shè)計(jì)的最后是將含有載入了設(shè)計(jì)的fpgafpga或或cpldcpld的硬件系統(tǒng)進(jìn)行統(tǒng)一的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上

18、的實(shí)際工作情況，以目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。2.2 常用常用eda工具工具 edaeda工具大致可以分為如下工具大致可以分為如下5 5個(gè)模塊：個(gè)模塊：設(shè)計(jì)輸入編輯器設(shè)計(jì)輸入編輯器(editor)仿真器仿真器(simulator)hdl綜合器綜合器(compiler)適配器適配器(或布局布線器或布局布線器)(configure)下載器下載器(program) eda工具軟件1、altera： max+plusii、quartusii2、lattice： isp expert system、 isp synario ispdesignexpert syst

19、em ispcompiler、pac-designer3、xilinx： foundation、ise4、fpga compiler、fpga express、synplify、 leonardo spectrum .2.3 max+plusii概述概述圖形或圖形或hdl編輯器編輯器max+plusii設(shè)計(jì)流程設(shè)計(jì)流程編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配延時(shí)網(wǎng)表提取、編程文件匯編編編 程程 器器設(shè)設(shè) 計(jì)計(jì) 輸輸 入入綜合或綜合或 編編 輯輯適適 配配 器器 件件下下 載載仿仿 真真max+plusii的啟動(dòng)界面：的啟動(dòng)界面：2.3 max+plusii概述概述max+plusii

20、的原理圖編輯器的原理圖編輯器max+plusii的的hdl文本編輯器文本編輯器max+plusii的波形編輯器的波形編輯器3.1 1位半加器設(shè)計(jì)向?qū)话爰悠髟O(shè)計(jì)向?qū)?.1.1 基本設(shè)計(jì)步驟基本設(shè)計(jì)步驟步驟步驟1：為本項(xiàng)工程設(shè)計(jì)建立文件夾：為本項(xiàng)工程設(shè)計(jì)建立文件夾注意：注意：文件夾名不能用中文，且不可帶空格。文件夾名不能用中文，且不可帶空格。為設(shè)計(jì)全加器新建一個(gè)文件夾作工作庫文件夾名取為my_prjct注意，不可用中文！步驟步驟2：輸入設(shè)計(jì)項(xiàng)目和存盤：輸入設(shè)計(jì)項(xiàng)目和存盤圖圖3-1 進(jìn)入進(jìn)入max+plusii，建立一個(gè)新的設(shè)計(jì)文件，建立一個(gè)新的設(shè)計(jì)文件使用原理圖輸入方法設(shè)計(jì)，必須選擇打開原理圖編

21、輯器新建一個(gè)設(shè)計(jì)文件圖圖3-2 元件輸入對(duì)話框元件輸入對(duì)話框首先在這里用鼠標(biāo)右鍵產(chǎn)生此窗，并選擇“enter symbol”輸入一個(gè)元件然后用鼠標(biāo)雙擊這基本硬件庫這是基本硬件庫中的各種邏輯元件也可在這里輸入元件名，如2輸入與門and2，輸出引腳：output（8-37）圖圖3-2 元件輸入對(duì)話框元件輸入對(duì)話框首先在這里用鼠標(biāo)右鍵產(chǎn)生此窗，并選擇“enter symbol”輸入一個(gè)元件然后用鼠標(biāo)雙擊這基本硬件庫這是基本硬件庫中的各種邏輯元件也可在這里輸入元件名，如2輸入與非門7400，輸出引腳：output圖圖3-3 將所需元件全部調(diào)入原理圖編輯窗將所需元件全部調(diào)入原理圖編輯窗連接好的原理圖連接

22、好的原理圖輸出引腳：output輸入引腳：input將他們連接成半加器圖圖3-4 連接好原理圖并存盤連接好原理圖并存盤首先點(diǎn)擊這里文件名取為：h_adder.gdf注意，要存在自己建立的文件夾中步驟步驟3：將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件：將設(shè)計(jì)項(xiàng)目設(shè)置成工程文件(project)圖圖3-5 將當(dāng)前設(shè)計(jì)文件設(shè)置成工程文件將當(dāng)前設(shè)計(jì)文件設(shè)置成工程文件首先點(diǎn)擊這里然后選擇此項(xiàng)，將當(dāng)前的原理圖設(shè)計(jì)文件設(shè)置成工程最后注意此路徑指向的改變注意，此路徑指向當(dāng)前的工程！步驟步驟4：選擇目標(biāo)器件并編譯：選擇目標(biāo)器件并編譯 圖3-6 選擇最后實(shí)現(xiàn)本項(xiàng)設(shè)計(jì)的目標(biāo)器件選擇最后實(shí)現(xiàn)本項(xiàng)設(shè)計(jì)的目標(biāo)器件首先選擇這里器件系列選擇窗

23、，選擇acex1k系列根據(jù)實(shí)驗(yàn)板上的目標(biāo)器件型號(hào)選擇，如選ep1k100注意，首先消去這里的勾，以便使所有速度級(jí)別的器件都能顯示出來圖圖3-7 對(duì)工程文件進(jìn)行編譯、綜合和適配等操作對(duì)工程文件進(jìn)行編譯、綜合和適配等操作選擇編譯器編譯窗完成編譯！完成編譯！步驟步驟5：時(shí)序仿真：時(shí)序仿真(1) 建立波形文件。建立波形文件。首先選擇此項(xiàng)，為仿真測(cè)試新建一個(gè)文件選擇波形編輯器文件(2) 輸入信號(hào)節(jié)點(diǎn)。輸入信號(hào)節(jié)點(diǎn)。圖圖3-8 從從snf文件中輸入設(shè)計(jì)文件的信號(hào)節(jié)點(diǎn)文件中輸入設(shè)計(jì)文件的信號(hào)節(jié)點(diǎn)從從snf文件中文件中輸入設(shè)計(jì)文件輸入設(shè)計(jì)文件的信號(hào)節(jié)點(diǎn)的信號(hào)節(jié)點(diǎn)點(diǎn)擊點(diǎn)擊“l(fā)ist”snf文件中文件中的信號(hào)節(jié)點(diǎn)

24、的信號(hào)節(jié)點(diǎn)圖圖3-9 列出并選擇需要觀察的信號(hào)節(jié)點(diǎn)列出并選擇需要觀察的信號(hào)節(jié)點(diǎn)用此鍵選擇左窗用此鍵選擇左窗中需要的信號(hào)中需要的信號(hào)進(jìn)入右窗進(jìn)入右窗最后點(diǎn)最后點(diǎn)擊擊“ok”圖圖4-9 列出并選擇需要觀察的信號(hào)節(jié)點(diǎn)列出并選擇需要觀察的信號(hào)節(jié)點(diǎn)(3) 設(shè)置波形參量。設(shè)置波形參量。圖圖3-10 在在options菜單中消去網(wǎng)格對(duì)齊菜單中消去網(wǎng)格對(duì)齊snap to grid的選擇的選擇(消去對(duì)勾消去對(duì)勾) 消去這里的勾，消去這里的勾，以便方便設(shè)置以便方便設(shè)置輸入電平輸入電平(4) 設(shè)定仿真時(shí)間。設(shè)定仿真時(shí)間。圖圖3-11 設(shè)定仿真時(shí)間設(shè)定仿真時(shí)間選擇選擇end time調(diào)整仿真時(shí)間調(diào)整仿真時(shí)間區(qū)域。區(qū)域

25、。選擇選擇60微秒微秒比較合適比較合適(5) 加上輸入信號(hào)。加上輸入信號(hào)。圖圖3-12 為輸入信號(hào)設(shè)定必要的測(cè)試電平或數(shù)據(jù)為輸入信號(hào)設(shè)定必要的測(cè)試電平或數(shù)據(jù)(6) 波形文件存盤。波形文件存盤。圖圖3-13 保存仿真波形文件保存仿真波形文件用此鍵改變仿真用此鍵改變仿真區(qū)域坐標(biāo)到合適區(qū)域坐標(biāo)到合適位置。位置。點(diǎn)擊點(diǎn)擊1，使拖黑，使拖黑的電平為高電平的電平為高電平(7) 運(yùn)行仿真器。運(yùn)行仿真器。圖圖3-14 運(yùn)行仿真器運(yùn)行仿真器選擇仿真器選擇仿真器運(yùn)行仿真器運(yùn)行仿真器(8) 觀察分析半加器仿真波形觀察分析半加器仿真波形。圖圖3-15 半加器半加器h_adder.gdf的仿真波形的仿真波形(9) 為了

26、精確測(cè)量半加器輸入與輸出波形間的延時(shí)量，可打開時(shí)序分析器為了精確測(cè)量半加器輸入與輸出波形間的延時(shí)量，可打開時(shí)序分析器.圖圖4-16 打開延時(shí)時(shí)序分析窗打開延時(shí)時(shí)序分析窗選擇時(shí)序分析器選擇時(shí)序分析器輸入輸出輸入輸出時(shí)間延遲時(shí)間延遲(10) 包裝元件入庫。包裝元件入庫。 選擇菜單選擇菜單“file”“open”file”“open”，在，在“open”open”對(duì)話框中選擇對(duì)話框中選擇原理圖編輯文件選項(xiàng)原理圖編輯文件選項(xiàng)“graphic editor files”graphic editor files”，然后選擇，然后選擇h_adder.gdfh_adder.gdf，重新打開半加器設(shè)計(jì)文件，然后

27、選擇如圖，重新打開半加器設(shè)計(jì)文件，然后選擇如圖4-54-5中中“file”file”菜單的菜單的“create default symbol”create default symbol”項(xiàng)，將當(dāng)前項(xiàng)，將當(dāng)前文件變成了一個(gè)包裝好的單一元件文件變成了一個(gè)包裝好的單一元件(symbol)(symbol)，并被放置在工，并被放置在工程路徑指定的目錄中以備后用。程路徑指定的目錄中以備后用。選擇編程器，選擇編程器，準(zhǔn)備將設(shè)計(jì)準(zhǔn)備將設(shè)計(jì)好的半加器好的半加器文件下載到目文件下載到目器件中去器件中去編程窗編程窗步驟步驟6：編程下載：編程下載步驟步驟6：編程下載：編程下載(1) 下載方式設(shè)定。下載方式設(shè)定。圖圖3-18 設(shè)置編程下載方式設(shè)置編程下載方式 在編程窗打開在編程窗打開的情況下選擇的情況下選擇下載方式設(shè)置下載方式設(shè)置選擇此項(xiàng)下選擇此項(xiàng)下載方式載方式步驟步驟7：編程下載：編程下載(1) 下載方式設(shè)定。下載方式設(shè)定。圖圖4-18 設(shè)置編程下載方式設(shè)置編程下載方式 (2) 下載。下載。圖圖3-19 向向ep1k100下載配置文件下載配置文件下載（配置）下載（配置）成功！成功！3.1.2 設(shè)計(jì)流程歸納設(shè)計(jì)流程歸納圖圖3-23 max+plusii一般設(shè)計(jì)流程一般設(shè)計(jì)流程3.2 設(shè)計(jì)舉例設(shè)計(jì)舉例3.2.1 設(shè)