PCM編、譯碼電路的設(shè)計

1、20e3c65af070a79ee2aa1c278cba5b3e.pdfPCM編、譯碼電路的設(shè)計南華大學(xué)南校區(qū)電子信息工程9911班 13號 周 鵬摘要：介紹了PCM通信系統(tǒng)的組成，具體分析了脈沖編碼調(diào)制的工作原理，及所設(shè)計的電路原理，設(shè)計表明該PCM系統(tǒng)具有很好的穩(wěn)定性、功耗低、調(diào)試簡單等特性，具有一定的使用價值。關(guān)鍵詞：脈沖編碼調(diào)制（PCM）；編、譯碼；TP3067一、 前言脈沖編碼（PCM）技術(shù)已經(jīng)在數(shù)字通訊系統(tǒng)中得到了廣泛的應(yīng)用。十多年來，由于超大規(guī)模的集成技術(shù)的發(fā)展，PCM通訊設(shè)備在縮小體積、減輕重量、降低功耗、簡化調(diào)試以及方便維護等方面都有了顯著的改進。目前，數(shù)字電話終端機的關(guān)鍵部

2、件，如編譯碼器（Codec）和話路濾波器等都實現(xiàn)了集成化。二、 脈沖編碼調(diào)制（PCM）原理所謂的脈沖編碼調(diào)制，就是將模擬信號的抽樣量化值變換成代碼。PCM通訊系統(tǒng)的組成方框圖如圖1所示。圖中，輸入的模擬信號m(t)經(jīng)抽樣、量化、編碼后變成了數(shù)字信號（PCM信號），經(jīng)信道傳輸?shù)竭_接受端，先由譯碼器恢復(fù)出抽樣值，再經(jīng)低通濾波器濾出模擬基帶信號m(t)。通常，將量化與編碼的組合稱為模/數(shù)變換器（A/D變換器）；譯碼與低通濾波的組合稱為數(shù)/模變換器（D/A變換器）。A/D變換 m(t) msq(t) 干擾編 碼量 化抽 樣信 道 ms(t)低 通 濾 波譯 碼 m(t) msq(t)圖1 PCM通信系

3、統(tǒng)的組成方框圖在13折線編碼的方法中，無論輸入的信號是正還是負，均按8段折線進行編碼，用8位二進制碼c1c2c3c4c5c6c7c8來表示。其中第一位碼c1表示量化值的極性，稱為極性碼；第二至第四位3位碼c2c3c4的8種可能狀態(tài)來分別代表8個段落的起點電平，稱為段落碼；第五至第八位4位碼c5c6c7c8的16種可能狀態(tài)用來分別代表每一段落的均勻劃分的量化級，稱為段內(nèi)碼。這樣處理的結(jié)果，8個段落被劃分成128個量化級。該編碼的方法是把壓縮、量化和編碼合為一體的方法。在13折線編碼的方法中，第一、第二段最，每一小段歸一化長度為1/2048，即一個最小量化間隔；第八段最長，每一小段歸一化長度為1/

4、32，包含64個最小量化間隔。采用13折線編碼方法，在保證小信號區(qū)間量化間隔相同的條件下，7位非線性編碼與11位線性編碼等效。由于非線性編碼的碼位數(shù)減少，因此設(shè)備簡化，所需傳輸系統(tǒng)帶寬減小。比較器保持電路整流器 輸入 Is |Is|>IW “1” |Is|<IW “0” 極性碼 c1記憶電路7/11變換電路恒流源 本地譯碼器圖2 逐次比較型編碼器的原理方框逐次比較型編碼器的原理方框如圖2，它由整流器、保持電路、比較器及本地譯碼電路等組成。編碼器的任務(wù)就是要根據(jù)輸入的樣值脈沖編出相應(yīng)的8位二進制代碼，除第一位極性碼外，其他7位二進制代碼是通過逐次比較確定的。預(yù)先規(guī)定好一些作為標準的電

5、流（或電壓），稱為權(quán)值電流，用符號IW表示。IW的個數(shù)與編碼位數(shù)有關(guān)。當樣值脈沖Is到來后，用逐步逼近的方法有規(guī)律地用各標準電流IW去和樣值脈沖比較，每比較一次出一位碼，直到IW和抽樣值Is逼近為止。整流器用來判別輸入樣值脈沖的極性，編出第一位碼（極性碼）。樣值為正時，出“1”碼；樣值為負值時，出“0”碼。同時將雙極性脈沖變換成單極性脈沖。比較器通過樣值電流Is和標準電流IW進行比較，從而對輸入信號抽樣值實現(xiàn)非線性量化和編碼。每比較一次輸出一位二進制代碼，且當|Is|IW時，出“1”碼；反之出“0”碼。由于在13折線法中用了7位二進代碼來代表段落和段內(nèi)碼，所以對一個輸入信號的抽樣值需要進行7次

6、比較。每次所需的標準電流IW均由本地譯碼電路提供。本地譯碼電路包括記憶電路、7/11變換電路和恒流源。記憶電路用來寄存二進制代碼，因除第一次比較外，其余各次比較都要依據(jù)前幾次比較的結(jié)果來確定標準電流IW值，因此，7位碼組中的前6位狀態(tài)均應(yīng)由記憶電路寄存下來。7/11變換電路就是一個數(shù)字壓縮器，因為采用非均勻量化的7位非線性編碼等效于11位線性碼，而比較器只能編7位碼，因此反饋到本地譯碼電路的全部碼也只有7位。因為恒流源有11個基本權(quán)值電流支路，需要11個控制脈沖來控制，所以必須經(jīng)過變換，把7位碼變成11位碼，其實質(zhì)就是完成非線性和線性之間的變化。恒流源用來產(chǎn)生各種標準電流值。為了獲得各種標準電

7、流IW，在恒流源中有數(shù)個基本權(quán)值電流支路?；镜臋?quán)值電流個數(shù)與量化級數(shù)有關(guān)。保持電路的作用是保持輸入信號的抽樣值在整個比較過程中具有一定的幅度。由于逐次比較型編碼器編7位碼（除極性碼外）需要將Is與IW比較7次，在整個比較過程中都應(yīng)保持輸入信號的幅度不變，故需要采用保持電路。三、 芯片的結(jié)構(gòu)功能和工作原理、TP3067鑒于我國國內(nèi)采用的是A律量化特性，因此在本設(shè)計當中，采用的是TP3067專用大規(guī)模的集成電路，它是CMOS工藝制造的單片PCM A律編譯器，并且片內(nèi)帶輸入輸出話路濾波器。TP3067的管腳如圖3所示，其內(nèi)部組成框圖如圖4所示。 VPO+收端功率放大器的同相輸出端。 GNDA模擬地

8、，所有信號都以此管腳為參考。 VPO-收端功放的反相輸出端。 VPI收端功放的反相輸入端。 VFRO接收部分濾波器模擬輸出端。 VCC5V電壓輸入。 圖3 TP3067管腳圖 FSR接收部分幀同步時隙信號，是一個8KHz脈沖序列。 DR接收部分PCM碼流解碼輸入端。 BCLKR位時鐘（bit clock），它使PCM碼流隨著FSr上升沿逐位移/CLKSEL入Dr端，位時鐘可以從64KHz到2048MHz的任意頻率?；蛘咦鳛橐粋€邏輯輸入選擇1536MHz、1544MHz或2048MHz，用作同步模式的主時鐘。 MCLKR接收部分主時鐘，它的頻率必須為1536MHz、1544MHz或 /PDN20

9、48MHz。可以和MCKLX異步，但是同步工作時可達到最佳狀態(tài)。當MCKLX接低電平，MCKLR被選擇為內(nèi)部時鐘，當MCKLX接高電平，該芯片進入低功耗狀態(tài)。 MCKLX發(fā)送部分主時鐘，必須為1536MHz、1544MHz或2048MHz?？梢院蚆CKLR異步，但是同步工作時可以達到最佳狀態(tài)。 BCLKX發(fā)送部分時鐘，使PCM碼流逐位移入DR端?？梢詾閺?4KHz到2048MHz的任意頻率，但必須和MCKLX同步。 DX發(fā)送部分PCM碼流編碼輸出端。 FSX發(fā)送部分幀同步時隙信號，為一個8KHz的脈沖序列。漏極開路輸出端，它在編碼時隙輸出低電平。 ANLB模擬反饋輸入端。在正常工作狀態(tài)下必須置

10、成邏輯“0”，置成邏輯“1”時，發(fā)送部分濾波器的輸入端并不與發(fā)送部分的前置濾波器相連，而是和接收部分功放的VPO+相連。 GSX發(fā)送部分輸入放大器的模擬基礎(chǔ)，用于在外部同軸增益。 VFXI-發(fā)送部分輸入放大器的反相輸入端。 VFXI+發(fā)送部分輸入放大器的同相輸入端。 VBB接5V電源。原理：編碼過程，模擬信號從4端VPI端輸入，經(jīng)過反相放大器，一般R1R2，所以反相放大器的輸出為輸入電壓的反相。信號再經(jīng)過RC開關(guān)電容等處理編碼，受FSX信號的控制，在DX端，數(shù)字逐位輸出。 譯碼過程，數(shù)字信號受FSX信號的控制，從DR，即8腳逐位輸入，經(jīng)譯碼處理，經(jīng)反相放大器，在VPO-模擬輸出。、74LS04

11、這是一個TTL反相器，其框圖如圖5，當輸入端為高電平“1”時，其輸出Y為低電平“0”。當輸入端為低電平“0”時，其輸出為高電平“1”。如表1： 圖5 74LS04芯片 輸入 輸出 0 1 1 0表1可見輸入與輸出之間是反相關(guān)系，即Y=。其電壓傳輸特性如圖6。圖4 TP3067功能框圖 圖6 電壓傳輸特性、74LS74它是一種利用TTL傳輸門的邊沿觸發(fā)器D觸發(fā)器，其框圖如圖6，這種觸發(fā)器的動作特點是輸出端的轉(zhuǎn)換發(fā)生在CLK的上升沿，而且觸發(fā)器所保存下來的狀態(tài)僅僅取決于CLK上升沿到達時的輸入狀態(tài)，因為觸發(fā)器輸出端狀態(tài)的轉(zhuǎn)換發(fā)生在CLK的上升沿，所以這是一個上升沿觸發(fā)的邊沿觸發(fā)器，它的特性如表2。

12、CLKDQnQn+1 ×××Qn000010101111注解：X為任意值 表2 圖674LS74 D觸發(fā)器的特性方程為Qn+1=D、74LS20它是一種TTL與非門，74LS20有四個輸入端，A、B、C、D，其輸出為Y0。其工作原理為只有當A、B、C、D當中有一個接低電平“0”時，則輸出Y0，而高電平“1”，只有當A、B、C、D同為高電平“1”時，輸出Y0，為低電平“0”時，如表3。輸 入輸 出ABCD0XXX111110表3注解：X為任意值可見其輸出與輸入的關(guān)系為 Y。其低電平輸入電流時與反相器相同，當輸入端接高電平時，輸入電流為單個輸入端的高電平輸入電流的兩倍

13、。其輸出特性與74LS04相同。、74LS138該芯片是用TTL與非門組成的3線8線譯碼器，它的框圖如圖7所示。當E31，0時可寫出各個輸出端電平的方程式。由上式可以看出，同時又是A2A1A0這三個變量的全部最小項的譯碼輸出，所以也把這種譯碼器叫做最小譯碼器。74LS138由3個附加控制端，、和E3，當E31，0時，譯碼器處于工作狀態(tài)，否則譯碼器被禁止，所有的輸出端被封鎖在高電平，如表4所示。這3個控制端也叫“片選”輸入端，利用片選的作用可以將多片連接起來以擴展譯碼器的功能。輸 入輸 出E3+C B A0×× × ×1 1 1 1 1 1 1 1

14、5;0× × ×1 1 1 1 1 1 1 1100 0 00 1 1 1 1 1 1 1100 0 11 0 1 1 1 1 1 1100 1 01 1 0 1 1 1 1 1100 1 11 1 1 0 1 1 1 1101 0 01 1 1 1 0 1 1 1101 0 11 1 1 1 1 0 1 1101 1 01 1 1 1 1 1 0 1101 1 11 1 1 1 1 1 1 0表4 3線8線譯碼器74LS138功能表圖7 3線8線譯碼器內(nèi)部結(jié)構(gòu)圖、74LS16174LS161為中規(guī)模集成的4位二進制計數(shù)器，它除了具有二進制加法計數(shù)功能外，還具有預(yù)

15、置數(shù)，保持和異步置零等附加功能。其結(jié)構(gòu)圖8。圖中為預(yù)置數(shù)控制圖，P0P3為數(shù)據(jù)輸入端，TC為進位輸出端，為異步置零（復(fù)位）端，CEP和CET為工作狀態(tài)控制端。表5是74LS161的功能表，它給出了當CEP和CET為不同取值時電路的工作狀態(tài)。CLKCEP CET工作狀態(tài)××0× ×置零01× ×預(yù)置數(shù)110 1保持11× 0保持（但TC=0）111 1計數(shù) 注解：X為任意值表5 4位二進制計數(shù)器74LS161功能表當=CEP=1時，電路工作在計數(shù)狀態(tài)。從電路的0000狀態(tài)開始連續(xù)輸入16個計數(shù)脈沖時，電路將從1111狀態(tài)返回0

16、000狀態(tài)，TC端從高電平跳變至低電平，可以利用TC端輸出的高電平或下降沿作為進位輸出信號。若計數(shù)輸入脈沖的頻率為f，則Q0、Q1、Q2和Q3端輸出脈沖的頻率將依次為f,f,f和f針對計數(shù)器的這種分頻功能，也把它叫做分頻器。圖8 4位同步二進制計數(shù)器 74LS161 邏輯圖四、 設(shè)計電路的原理（一） 設(shè)計總圖PCM編、譯碼系統(tǒng)由定時部分和PCM編譯碼器組成，電路設(shè)計原理如總圖（圖9）。在本設(shè)計當中，編譯碼部分公用一個定時源，用以確保收發(fā)時隙的同步，但在實際的PCM數(shù)字電話設(shè)備中，必須有一個同步系統(tǒng)來保證收發(fā)同步的。（二） 工作原理（1）總頻率的產(chǎn)生電路 主要由三個74LS04芯片和一個石英晶體

17、組成石英晶體振蕩器，其主要利用石英晶體具有諧振電路的特性，它的諧振頻率等于晶體的機械振動的固有頻率。此電路產(chǎn)生頻率f為4.096MHZ的脈沖方波信號。最后一個74LS04反相器起提高帶負載的能力。（2） 分頻的產(chǎn)生電路主要由一塊74LS74芯片、兩塊74LS161芯片、一塊74LS20芯片和一塊74LS138芯片及74LS04芯片組成。石英晶體振蕩器產(chǎn)生的脈沖方波接到74LS74D觸發(fā)器的時鐘端，D觸發(fā)器的輸入端2腳與輸出端6腳相連，當脈沖由低電平向高電平跳變時，即上升沿到達時，觸發(fā)器的輸出端電平發(fā)生翻轉(zhuǎn)，翻轉(zhuǎn)后，輸出電平保持不變，直到4.096MHZ脈沖方波的第二個上升沿到達時，輸出電平才發(fā)

18、生變化。所以，在D觸發(fā)器的輸出端6腳產(chǎn)生的脈沖方波的頻率為f1f2.048 MHZ。將D觸發(fā)器的產(chǎn)生頻率f1為2.048MHZ的脈沖方波又接到第一塊74LS161四位二進制同步計數(shù)器的時鐘端2腳，只有74LS161芯片的7、10、1、9腳為高電平時，芯片才處于計數(shù)狀態(tài)。當芯片處于計數(shù)狀態(tài)時，f1=2.048MHZ的脈沖方波由高電平向低電平跳變時，輸出端Q0Q1Q2Q3=0000，開始計數(shù)。當?shù)谝粋€下降沿到達時，Q0端由“0”變?yōu)椤?”。當?shù)诙€下降沿到達時，Q0端由“1”變?yōu)椤?”，Q1端由“0”變?yōu)椤?”。由此推理：Q0，Q1，Q2，Q3端輸出脈沖的頻率分別為f1、f1、f1、f1。即1.024MHZ、512KHZ 、256KHZ 、128KHZ。芯片74LS138與兩塊74LS161芯片相連，74LS138的輸入端1、2、3腳和控制端E2與第二塊74LS161芯片的輸出端13、12、11、14腳相連，控制端E3與第二塊74LS161芯片的輸出端11腳相連，E1端即4腳經(jīng)過一個74LS20與第一塊74LS161的輸出端14、13、12相連，74LS138芯片輸出端Y4即11端經(jīng)過74LS04芯片作為下級的輸入。要使74LS138芯片處于工作狀態(tài)，必須使 +=0，E3=1。當?shù)谝粔K74LS