EDA技術(shù)課后答案

1、 EDA習(xí)題 第一章 1.1 EDA的英文全稱是什么？EDA的中文含義是什么？ 答：EDA即Electronic Design Automation的縮寫，直譯為：電子設(shè)計(jì)自動(dòng)化。 1.2 什么叫EDA技術(shù)？ 答：EDA技術(shù)有狹義和廣義之分，狹義EDA技術(shù)就是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作

2、，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。 1.3 利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)有什么特點(diǎn)？ 答： 用軟件的方式設(shè)計(jì)硬件； 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的； 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真； 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)； 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。 1.4 從使用的角度來(lái)講，EDA技術(shù)主要包括幾個(gè)方面的內(nèi)容？這幾個(gè)方面在整個(gè)電子系統(tǒng)的設(shè)計(jì)中分別起什么作用？ 答：EDA技術(shù)的學(xué)習(xí)主要應(yīng)掌握四個(gè)方面的內(nèi)容： 大規(guī)?？删幊踢壿嬈骷?硬件描述語(yǔ)言； 軟件開(kāi)發(fā)工具； 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)。其中，硬件

3、描述語(yǔ)言是重點(diǎn)。 對(duì)于大規(guī)?？删幊踢壿嬈骷饕橇私馄浞诸?、基本結(jié)構(gòu)、工作原理、各廠家產(chǎn)品的系列、性能指標(biāo)以及如何選用，而對(duì)于各個(gè)產(chǎn)品的具體結(jié)構(gòu)不必研究過(guò)細(xì)。 對(duì)于硬件描述語(yǔ)言，除了掌握基本語(yǔ)法規(guī)定外，更重要的是要理解VHDL的三個(gè)“精髓”：軟件的強(qiáng)數(shù)據(jù)類型與硬件電路的惟一性、硬件行為的并行性決定了VHDL語(yǔ)言的并行性、軟件仿真的順序性與實(shí)際硬件行為的并行性；要掌握系統(tǒng)的分析與建模方法，能夠?qū)⒏鞣N基本語(yǔ)法規(guī)定熟練地運(yùn)用于自己的設(shè)計(jì)中。 對(duì)于軟件開(kāi)發(fā)工具，應(yīng)熟練掌握從源程序的編輯、邏輯綜合、邏輯適配以及各種仿真、硬件驗(yàn)證各步驟的使用。 對(duì)于實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，主要能夠根據(jù)自己所擁有的設(shè)備，熟練地進(jìn)行

4、硬件驗(yàn)證或變通地進(jìn)行硬件驗(yàn)證。 1.5 什么叫可編程邏輯器件(簡(jiǎn)稱PLD)？ FPGA和CPLD的中文含義分別是什么？國(guó)際上生產(chǎn)FPGA/CPLD的主流公司，并且在國(guó)內(nèi)占有較大市場(chǎng)份額的主要有哪幾家？其產(chǎn)品系列有哪些？其可用邏輯門/等效門數(shù)大約在什么范圍？ 答：可編程邏輯器件(簡(jiǎn)稱PLD)是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。 FPGA和CPLD分別是現(xiàn)場(chǎng)可編程門陣列和復(fù)雜可編程邏輯器件的簡(jiǎn)稱。 國(guó)際上生產(chǎn)FPGA/CPLD的主流公司，并且在國(guó)內(nèi)占有市場(chǎng)份額較大的主要是Xilinx，Altera，Lattice三家公司。 Xilinx公司的FPGA器件有XC2000，XC3000，

5、XC4000，XC4000E，XC4000XLA，XC5200系列等，可用門數(shù)為120018 000；Altera公司的CPLD器件有FLEX6000，F(xiàn)LEX8000，F(xiàn)LEX10K，F(xiàn)LEX10KE系列等，提供門數(shù)為500025 000；Lattice公司的ISP-PLD器件有ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000系列等，集成度可多達(dá)25 000個(gè)PLD等效門。 1.6 FPGA和CPLD各包括幾個(gè)基本組成部分？ 答：FPGA 在結(jié)構(gòu)上主要分為三個(gè)部分，即可編程邏輯單元，可編程輸入/輸出單元和可編程連線三個(gè)部分。CPLD在結(jié)構(gòu)上主要包括三個(gè)部

6、分，即可編程邏輯宏單元，可編程輸入/輸出單元和可編程內(nèi)部連線。 1.7 FPGA/CPLD有什么特點(diǎn)？二者在存儲(chǔ)邏輯信息方面有什么區(qū)別？在實(shí)際使用中，在什么情況下選用CPLD，在什么情況下選用FPGA？ 1.8 常用的硬件描述語(yǔ)言有哪幾種？這些硬件描述語(yǔ)言在邏輯描述方面有什么區(qū)別？ 答：常用的硬件描述語(yǔ)言有VHDL、Verilog、ABEL。 VHDL：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言;邏輯綜合能力強(qiáng)，適合行為描述。 Verilog：支持的EDA工具較多，適用于RTL級(jí)和門電路級(jí)的描述，其綜合過(guò)程較VHDL稍簡(jiǎn)單，但其在高級(jí)描述方面不如VHDL

7、。 ABEL：一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語(yǔ)言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。 1.9 目前比較流行的、主流廠家的EDA的軟件工具有哪些？這些開(kāi)發(fā)軟件的主要區(qū)別是什么？ 答：目前比較流行的、主流廠家的EDA的軟件工具有Altera的MAX+plus II、Lattice的ispEXPERT、Xilinx的Foundation Series。 1.10 對(duì)于目標(biāo)器件為FPGA/CPLD的VHDL設(shè)計(jì)，其工程設(shè)計(jì)包括幾個(gè)主要步驟？每步的作用是什么？每步的結(jié)果是什么？ 答：第一:需要進(jìn)行“源程序的編輯和編譯”用一定的邏輯

8、表達(dá)手段將設(shè)計(jì)表達(dá)出來(lái); 第二：要進(jìn)行“邏輯綜合”-將用一定的邏輯表達(dá)手段將表達(dá)出來(lái)的設(shè)計(jì)經(jīng)過(guò)一系列的操作，分解成一系列的邏輯電路及對(duì)應(yīng)的關(guān)系（電路分解）； 第三：要進(jìn)行目標(biāo)器件的“布線/適配”-在選用的目標(biāo)器件中建立這些基本邏輯電路的對(duì)應(yīng)關(guān)系（邏輯實(shí)現(xiàn)） 第四：目標(biāo)器件的編程下載-將前面的軟件設(shè)計(jì)經(jīng)過(guò)編程變成具體的設(shè)計(jì)系統(tǒng)（物理實(shí)現(xiàn)）；最后要進(jìn)行硬件仿真/硬件測(cè)試-驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合要求。同時(shí)，在設(shè)計(jì)過(guò)程中要進(jìn)行有關(guān)“仿真”-模擬有關(guān)設(shè)計(jì)結(jié)果與設(shè)計(jì)構(gòu)想是否相符。設(shè)計(jì)基本流程如圖1-所示。 1.11 名詞解釋：邏輯綜合、邏輯適配、行為仿真、功能仿真、時(shí)序仿真。 答：邏輯綜合：邏輯綜合器的

9、功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形的描述，針對(duì)給定硬件結(jié)構(gòu)組件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述文件。由此可見(jiàn)，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式聯(lián)系起來(lái)。顯然，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。 邏輯適配：適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JEDEC格式的文件。適配所選定的目標(biāo)器件(F

10、PGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。 行為仿真：在綜合以前可以先對(duì)VHDL所描述的內(nèi)容進(jìn)行行為仿真，即將VHDL設(shè)計(jì)源程序直接送到VHDL仿真器中仿真，這就是所謂的VHDL行為仿真。因?yàn)榇藭r(shí)的仿真只是根據(jù)VHDL的語(yǔ)義進(jìn)行的，與具體電路沒(méi)有關(guān)系。 功能仿真：僅對(duì)VHDL描述的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過(guò)程不涉及具體器件的硬件特性，如延時(shí)特性。 時(shí)序仿真：時(shí)序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過(guò)程中已將器件特性考慮進(jìn)去了，因而，仿真精度要高得多。但時(shí)序仿真的仿真文件必須來(lái)自針對(duì)具體器件的布線/適配器所產(chǎn)生的仿真文件。綜合后所得的EDI

11、F/XNF門級(jí)網(wǎng)表文件通常作為FPGA布線器或CPLD適配器的輸入文件。通過(guò)布線/適配的處理后，布線/適配器將生成一個(gè)VHDL網(wǎng)表文件，這個(gè)網(wǎng)表文件中包含了較為精確的延時(shí)信息，網(wǎng)表文件中描述的電路結(jié)構(gòu)與布線/適配后的結(jié)果是一致的。此時(shí)，將這個(gè)VHDL網(wǎng)表文件送到VHDL仿真器中進(jìn)行仿真，就可以得到精確的時(shí)序仿真結(jié)果了2-12-3 2-42-52-62.73.1比較常用硬件描述語(yǔ)言VHDL、Verilog和ABEL語(yǔ)言的優(yōu)劣。 1.VHDL：描述語(yǔ)言層次較高，不易控制底層電路，對(duì)綜合器的性能要求較高。有多種EDA工具選擇，已成為IEEE標(biāo)準(zhǔn)。 應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下：

12、 (1) 與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力。 (2) VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。 (3) VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 (4) 用VHDL完成一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表(根據(jù)不同的實(shí)現(xiàn)芯片)。 (5) VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性。 (6) VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于完成的設(shè)

13、計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。 2. Verilog:設(shè)計(jì)者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對(duì)綜合器的性能要求較低。有多種EDA工具選擇，已成為IEEE標(biāo)準(zhǔn)。 3.ABEL: 設(shè)計(jì)者需要了解電路的結(jié)構(gòu)細(xì)節(jié)，對(duì)綜合器的性能要求較低。支持ABEL的綜合器只有一家，ABEL正朝國(guó)際化標(biāo)準(zhǔn)努力。 3.2 VHDL程序一般包括幾個(gè)組成部分？每部分的作用是什么？ （1）三個(gè)基本組成部分：庫(kù)、程序包使用說(shuō)明，實(shí)體描述和實(shí)體對(duì)應(yīng)的結(jié)構(gòu)體描述。 （2）庫(kù)、程序包使用說(shuō)明：用于打開(kāi)調(diào)用本設(shè)計(jì)實(shí)體將用到的庫(kù)、程序包 實(shí)體描述：用于描述該設(shè)計(jì)實(shí)體與外界的接口信號(hào)說(shuō)明 結(jié)構(gòu)

14、體描述：用于描述該設(shè)計(jì)實(shí)體內(nèi)部的組成及內(nèi)部工作的邏輯關(guān)系 結(jié)構(gòu)體配置語(yǔ)句主要用于層次化的方式對(duì)特定的設(shè)計(jì)實(shí)體進(jìn)行元件的例化，或是為實(shí)體選定某個(gè)特定的結(jié)構(gòu)體 3.3 VHDL語(yǔ)言中數(shù)據(jù)對(duì)象有幾種？各種數(shù)據(jù)對(duì)象的作用范圍如何？各種數(shù)據(jù)對(duì)象的實(shí)際物理含義是什么？ （1）數(shù)據(jù)對(duì)象有三種：變量、常量、信號(hào) （2）常量的作用范圍取決于其所定義的位置。若在程序包中定義，則可以用在調(diào)用該程序包的所有設(shè)計(jì)實(shí)體中。若定義在實(shí)體中，則可在這個(gè)實(shí)體的所有結(jié)構(gòu)體中使用。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。若定義在進(jìn)程/子程序中，則只能用于該進(jìn)程/子程序。 變量屬于局部量，作用范圍僅限于所定義的進(jìn)程或子程序內(nèi)部。 信號(hào)

15、屬于全局量，作用范圍取決于其所定義的位置。若在程序包中定義，則可以用在調(diào)用該程序包的所有設(shè)計(jì)實(shí)體中。若定義在實(shí)體中，則可在這個(gè)實(shí)體的所有結(jié)構(gòu)體中使用。若定義在結(jié)構(gòu)體中，則只能用于該結(jié)構(gòu)體。 （3）信號(hào)表示硬件中的連線，用于各并行語(yǔ)句模塊之間的通信。變量一般用于存儲(chǔ)局部/臨時(shí)數(shù)據(jù)。 常量表示電路中的恒定電平，可使代碼中常數(shù)易于閱讀和修改。 3.4 什么叫標(biāo)識(shí)符？VHDL的基本標(biāo)識(shí)符是怎樣規(guī)定的？ （1）標(biāo)識(shí)符用來(lái)定義常量、變量、信號(hào)、端口、子程序或者參數(shù)的名字。 （2）VHDL的基本標(biāo)識(shí)符就是以英文字母開(kāi)頭，不連續(xù)使用下劃線，不以下劃線結(jié)尾的，由26個(gè)英文大小寫字母，數(shù)字0-9以及下劃線組成的字

16、符串。 3.5 信號(hào)和變量在描述和使用時(shí)有哪些主要區(qū)別？ （1）變量只能在進(jìn)程或子程序內(nèi)部定義，用于存儲(chǔ)局部/臨時(shí)數(shù)據(jù)。信號(hào)只能在進(jìn)程或子程序的外部定義，表示硬件中的連線，用于各并行語(yǔ)句模塊之間的通信。 （2）信號(hào)用signal關(guān)鍵字定義，賦值符號(hào)為”<=”。變量用variable關(guān)鍵字定義，賦值符號(hào)為”:=” （3）信號(hào)賦值，可以設(shè)定延時(shí)量，需要延時(shí)一段時(shí)間后才執(zhí)行；變量賦值立即執(zhí)行。 3.6 VHDL語(yǔ)言中的標(biāo)準(zhǔn)數(shù)據(jù)類型有哪幾類？用戶可以自己定義的數(shù)據(jù)類型有哪幾類？并簡(jiǎn)單介紹各數(shù)據(jù)類型。 （1）標(biāo)量型：屬單元素最基本的數(shù)據(jù)類型，通常用于描述一個(gè)單值數(shù)據(jù)對(duì)象，它包括實(shí)數(shù)類型、整數(shù)類型、

17、枚舉類型和時(shí)間類型。 復(fù)合類型：可以由細(xì)小的數(shù)據(jù)類型復(fù)合而成，如可有標(biāo)量復(fù)合而成。復(fù)合類型主要有數(shù)組型和記錄型。 存取類型：為給定的數(shù)據(jù)類型的數(shù)據(jù)對(duì)象提供存取方式。 文件類型：用于提供多值存取類型。 （2）用戶可自定義的數(shù)據(jù)類型：枚舉類型、整數(shù)類型、數(shù)組類型、記錄類型、時(shí)間類型、實(shí)數(shù)類型等 3.7 BIT數(shù)據(jù)類型和STD_LOGIC數(shù)據(jù)類型有什么區(qū)別？ BIT 數(shù)據(jù)類型只能取值0 或1，而STD_LOGIC 數(shù)據(jù)類型是BIT 數(shù)據(jù)類型的擴(kuò)展，除了0 和 1 外，還包括7 種數(shù)據(jù)類型，分別是U,X,Z,W,L,H,_ 3.8 用戶怎樣自定義數(shù)據(jù)類型？試舉例說(shuō)明。 利用類型定義語(yǔ)句TYPE 和子類

18、型定義語(yǔ)句SUBTYPE 實(shí)現(xiàn)。 如TYPE WEEK IS (SON,MON,TUE,WED,THU,FRI,SAT) SUBTYPE DIGITS INTEGER RANGE 0 TO 9 3.9 VHDL語(yǔ)言有哪幾類操作符？在一個(gè)表達(dá)式中有多種操作符時(shí)應(yīng)按怎樣的準(zhǔn)則進(jìn)行運(yùn)算？下列三個(gè)表達(dá)式是否等效： A<=NOT B AND C OR D; A<=(NOT B AND C) OR D; A<=NOT B AND (C OR D). （1）主要有四種操作符 邏輯運(yùn)算符，關(guān)系運(yùn)算符，算術(shù)運(yùn)算符，符號(hào)運(yùn)算符此外還有重載運(yùn)算符。（2）按照操作符的優(yōu)先級(jí)高低進(jìn)行運(yùn)算 （3）這三個(gè)

19、表達(dá)式不等效。1式表達(dá)錯(cuò)誤，對(duì)同一優(yōu)先級(jí)的不同運(yùn)算符應(yīng)加上括號(hào)。2和3式的運(yùn)算順序不同。 3.16 在CASE 語(yǔ)句中在什么情況下可以不要WHEN OTHERS語(yǔ)句？在什么情況下一定要WHEN OTHERS語(yǔ)句？ 答：case語(yǔ)句執(zhí)行時(shí)，根據(jù)選擇表達(dá)式的值來(lái)選擇執(zhí)行哪個(gè)順序語(yǔ)句，要求對(duì)于選擇表達(dá)式的每個(gè)可能取值，有且僅有一個(gè)選擇值與之匹配。因此，當(dāng)已列出的選擇值能夠覆蓋選擇表達(dá)式的所有可能取值時(shí)，可以不要when others語(yǔ)句。否則，要用 when others表示其它未列出的選擇值。 a.用IF語(yǔ)句設(shè)計(jì)一個(gè)四十六譯碼器 PROCESS(G1,g2a,g2b,sel) begin if(g

20、1='1'and g2a='0'and g2b='0')then if(sel="0000")theny<="1111111111111110" elsif(sel="0001")theny<="1111111111111101" elsif(sel="0010")theny<="1111111111111011" elsif(sel="0011")theny<="11111

21、11111110111" elsif(sel="0100")theny<="1111111111101111" elsif(sel="0101")theny<="1111111111011111" elsif(sel="0110")theny<="1111111110111111" elsif(sel="0111")theny<="1111111101111111" elsif(sel="10

22、00")theny<="1111111011111111" elsif(sel="1001")theny<="1111110111111111" elsif(sel="1010")theny<="1111101111111111" elsif(sel="1011")theny<="1111011111111111" elsif(sel="1100")theny<="11101111111

23、11111" elsif(sel="1101")theny<="1101111111111111" elsif(sel="1110")theny<="1011111111111111" elsif(sel="1111")then y<="0111111111111111" else y<="XXXXXXXXXXXXXXXX" end if; else Y<="1111111111111111" e

24、nd if; end process; b.用CASE語(yǔ)句設(shè)計(jì)一個(gè)四十六譯碼器 case sel is when"0000"=>y<="1111111111111110" when "0001"=>y<="1111111111111101" when "0010"=>y<="1111111111111011" when "0011"=>y<="1111111111110111" when&

25、quot;0100"=>y<="1111111111101111" when"0101"=>y<="1111111111011111" when "0110"=>y<="1111111110111111" when "0111"=>y<="1111111101111111" when "1000"=>y<="1111111011111111" wh

26、en "1001"=>y<="1111110111111111" when "1010"=>y<="1111101111111111" when "1011"=>y<="1111011111111111" when "1100"=>y<="1110111111111111" when "1101"=>y<="1101111111111111&quo

27、t; when "1110"=>y<="1011111111111111" when "1111"=>y<="0111111111111111" when others =>y<="XXXXXXXXXXXXXXXX" end case3.22 什么叫進(jìn)程語(yǔ)句？你是如何理解進(jìn)程語(yǔ)句的并行性和順序性的雙重特性的？ （1）進(jìn)程實(shí)際上是順序語(yǔ)句描述的一種進(jìn)程過(guò)程，進(jìn)程是用于描述事件的，process語(yǔ)句結(jié)構(gòu)包含了一個(gè)代表實(shí)體中部分邏輯行為的獨(dú)立的順序語(yǔ)句描述的進(jìn)程 （2）一個(gè)結(jié)構(gòu)體中可以有多個(gè)并行進(jìn)程結(jié)構(gòu)，而有一個(gè)進(jìn)程內(nèi)部結(jié)構(gòu)卻是由一系列順序語(yǔ)句來(lái)構(gòu)成的，即進(jìn)程語(yǔ)句間是并行執(zhí)行的進(jìn)程的內(nèi)部是順序執(zhí)行的 （ 進(jìn)程語(yǔ)句是一種描述硬件行為的語(yǔ)句，進(jìn)程語(yǔ)句內(nèi)部是由順序語(yǔ)句構(gòu)成的，內(nèi)部執(zhí)行時(shí)是順 序性的，但進(jìn)程語(yǔ)句屬于并行語(yǔ)句，多個(gè)進(jìn)程之間的執(zhí)行并行運(yùn)行。 ） 3.23 進(jìn)程的啟動(dòng)條件是什么？如果進(jìn)程有兩個(gè)基本點(diǎn)敏感變量，其中一個(gè)由“0”變“1”，等待一段時(shí)間以后再由“1”變“0”；而另一個(gè)只由“1”變“0”改變一次，請(qǐng)問(wèn)該進(jìn)程將執(zhí)行幾遍？ 答：進(jìn)程的啟動(dòng)條件：敏感信號(hào)列表中的任何一個(gè)敏感信號(hào)的值發(fā)生變化，或者wait語(yǔ)句