latchup閂鎖效應(yīng)

1、Latch up的定義 Latch up的定義 Latch up的原理分析Latch up的定義產(chǎn)生Latch up的具體,SBLatch up的定義 防止 Latch up 的方法Latch叩最易產(chǎn)生在易受外部干擾的I/O電路處，也偶爾 發(fā)生在內(nèi)部電路 Latch up是指emos晶片中，在電源power VDD和地線 GND(VSS)之間由于寄生的PNP和NP N雙極性BJT相互 影響而產(chǎn)生的一低阻抗通路，它的存在會使VDD和 GND之間產(chǎn)生大電流隨著IC制造工藝的發(fā)展，封裝密度和集成度越來越高， 產(chǎn)生Latch up的可能性會越來越大Latch up產(chǎn)生的過度電流量可能會使芯片產(chǎn)生永久性

2、的破壞,Latch叩的防范是IC Layout的最重要措施之一Latch up的原理分析（一）CMOS INV與其寄生的BJT截面圖寄生BJT形成SCR的電路模型Latch up的原理分析（一）Latch up的原理分析（一）Latch up的原理分析(二)Q1為一垂直式PNP BJT,基極(base)是nwell，基極到 集電(collector)的增益可達數(shù)百倍；Q2是一側(cè)面式的 NPN BJT,基極為P substrate,到集電極的增益可達數(shù) 十倍；Rwell是nwel啲寄生電阻；Rsub是substrate電 阻。以上四元件構(gòu)成可控硅(SCR)電路，當無外界干擾未引起觸發(fā)時，兩個BJ

3、T處于截止狀態(tài)，集電極電流 是GB的反向漏電流構(gòu)成，電流增益非常小，此時Latch up不會產(chǎn)生。當其中一個BJT的集電極電流受外 部干擾突然增加到一定值時，會反饋至另一個BJT,從 而使兩個BJT因觸發(fā)而導通，VDD至GND (VSS)間 形成低抗通路，Latch up由此而產(chǎn)生。產(chǎn)生Latch up的具體原因芯片一開始工作時VDD變化導致nwell和P substrate間寄 生電容中產(chǎn)生足夠的電流，當VDD變化率大到一定地 步，將會引起Latch up o當I/O的信號變化超出VDD-GND (VSS)的范圍時， 有大電流在芯片中產(chǎn)生，也會導致SCR的觸發(fā)。ESD靜電加壓，可能會從保護電

4、路中引入少量帶電載 子到wel 1或substrate中，也會引起SCR的觸發(fā)。當很多的驅(qū)動器同時動作，負載過大使power和gnd突 然變化，也有可能打開SCR的一個BJT。 Well側(cè)面漏電流過大。防止Latch up的方法在基體(substrate)上改變金屬的摻雜，降低BJT的增益避免source和drain的正向偏壓增加一個輕摻雜的layer在重摻雜的基體上，阻止側(cè)面電流從垂直 BJT到低阻基體上的通路使用Guard ring: P+ ring環(huán)繞nmos并接GND； N+ ring環(huán)繞pmos 并 援VDD,方面可以降低Rwell和Rsub的阻值,另一方面可阻it 栽子到達BJT的

5、基極。如果可能，可再增加兩圈ing。 Substrate contact和well contact應(yīng)盡量靠近source，以降低Rwell禾口 Rsub的阻值。使nmos盡量靠近GND, pmos盡量靠近VDD,保持足夠的距離在 pmos和nmos之間以降低引發(fā)SCR的可能除在I/O處需采取防Latch up的措施外，凡接I/O的內(nèi)部mos也應(yīng)圈 guard ringoI/O處盡量不使用pmos(nwell)靜電放電（ESD）保護ESD產(chǎn)生的途徑和模型ESD的破壞效應(yīng)ESD保護電路的基本原理典型的ESD保護電路 如何選擇不同的ESD保護電路ESD產(chǎn)生的途徑和模型實驗?zāi)Ｐ蚆achine mode

6、l典型的ESD破壞形式ESD的破壞效應(yīng)人體在某種環(huán)境中可以存有 1.5KV2K V的靜電壓，（即 1.5KV2KVHBM）,這樣高 的電壓可產(chǎn)生1.3A的峰值電 流，如果施以未保護的芯片 PAD上，將有可能擊穿MOS 通道，或?qū)⒍嗑Ч鑗ate燒融（ESD的破壞形式見右圖）tfiiS常規(guī)的IC般要求可以承受 2KV的靜電壓，某些特殊IC 要求承受20KV HBM的靜電 壓。管組成，右圖為其電路模型ESD保護電路模型ESD保護電路的基本原理 ESD保護電路通常由電阻的等效二極 R為限流電阻，阻值在I3K之間，可 以控制輸入電流在幾十mA以內(nèi)。此 電阻和其擴散電容、二極管結(jié)合在一 起，可以將進入PA

7、D的靜電壓箝位在 安全范圍。但RC值應(yīng)適當控制，以 免增加電路延遲，影響芯片的速度。 經(jīng)ESD保護電路后，PAD的輸入電 壓，理論上應(yīng)被箝位在：0.7v < V <VDD +0.7v這只是一個典型的ESD保護電路的模 型，對于不同的制程以及不同的電 路，需選用適合的ESD保護電路。PADD1NMoatMetal connecting to pad- :hmY : hPmoat(substrate)典型的ESD保護電路(一)齊納箝位(Zener Clamp)二個齊納箝位的保護電路如右圖所 示，P+substrate和Nmoat構(gòu)成一個齊 納管，齊納管的正極接至P+ substrate

8、,負極接至Nmoat,正箝位電 壓為它的反向擊穿電壓，負箝位電壓 為它的導通電壓。 Bipolar的Emilte.Base、emos的 NSD/P-epi和PSD/Nwell都可以構(gòu)成齊 納管。Emitter-Base齊納管有100-300歐姆的 內(nèi)阻，NSD/P-epi 和 PSD/Nwell 齊納 管的內(nèi)阻則更大，這些內(nèi)阻大大提高 了齊納管的耐壓性，同時也會使PAD 上出現(xiàn)高于理論值幾十伏的電壓，這 種特點大大限制了齊納箝位保護電路 的應(yīng)用。Substrate contactPADPoly resistor NS/PepiDI典型的ESD保護電路（一） 齊納箝位（Zener Clamp）如

9、上圖所示，構(gòu)成齊納管的NMoat應(yīng)置 于substrate旁，距離應(yīng)參照design ruleo Substrate contact應(yīng)盡量多,以降低電 阻。整個二極管應(yīng)置于PAD與die seal之 間或PAD之間。Nmoat包contact至少 12um,且Nooat的面積要大于500um2齊納管可以不由die seal構(gòu)成，用 collecting-ring包圍Nmoat樣可以構(gòu)成礦 個齊納管（見右圖）,collecting-ring Jt 的 substrate contact也需多打。在齊納管的保護電路中，一般會加一個 低阻（100lk歐姆）電阻，可以迫使 ESD電流通過齊納管，而不影

10、響被保護 的電路。（見右圖）典型的ESD保護電路（二）mos自保護 在emos制程中，pmos和nmos的source/drain區(qū)與well和 Pepi也可構(gòu)成齊納管（見右圖），起到ESD保護電路的 作用。 以nmos為例，其drain接至PAD,負ESD電壓被NSD/P epi構(gòu)成的齊納管箝位，而正向的ESD電壓則被NSD/P- epi結(jié)的消耗區(qū)吸收。 這種情況下，nmos接正電壓、pmos接負電壓時易被損 壞。夫mos比小mos更耐壓,因為它彳門可以吸收董多的 能量。多個小mos可以和相同面積的大mos樣耐壓。 lOOOum2的mos可以承受2kv HBM和200v MM。 因為pmos

11、和nmos雪崩現(xiàn)象發(fā)生在不同環(huán)境下，一個大 的nmos不會保護到小的pmos,如果pmos和nmos同時接 至同一PAD,各自的drain面積必須能夠獨立承受ESD白勺 破壞。 低壓mos制程比高壓mos制程易受ESD的破壞。當接到PAD的mos drain的面積不足以滿足ESD保護的要 求，就要額外加ESD保護電路。R-pA/V爪D1I D2VSS典型的ESD保護電路（三）雙重齊納管箝位即使面積很大的齊納管保護電路也有10歐姆以上的 多余內(nèi)阻，2kv HBM的沖擊可以產(chǎn)生1.3A的電流， 從而在齊納管上產(chǎn)生數(shù)十伏的壓降，這么大的電壓 足以破壞mos gate區(qū)域的氧化層。盡管一個齊納管無 法

12、阻止這種破壞，但它可以將ESD電壓從幾千伏降到幾十休，如果再串一個保護電路（齊納管箝位）就 可保護mos gate的薄氧化層°獅見右圖，D1將電壓鎖定在100v以內(nèi)，通過電阻R接臺 第二個齊納管D2,電阻R限制電流值以保證D2可以 將電壓降至安全范圍。最適當?shù)腞值應(yīng)是D2內(nèi)阻的數(shù) 倍，一個小的齊納管的內(nèi)阻有幾百歐姆，所以R值應(yīng) 為1K以上。缺點是R產(chǎn)生的納秒級延遲會影響高速度 芯片。Poly電阻R可以承受2kv HBM和2（）（）v MM時的阻值應(yīng) 該是數(shù)百歐姆，其寬度至少應(yīng)58um,每端的conlact 應(yīng)不少于68個（電阻更高時可適當減小）。Moat電 阻因可吸收能量會比poly

13、電阻更適合。電阻不可彎 折，以避免在彎折處集中電流產(chǎn)生熱量。典型的ESD保護電路（三）雙重齊納管箝位R2AA/Voutputinput D2D2是由一塊相對較小的Nmoal放在substrate ring中構(gòu)成， 足夠的substrate contact不僅會減少D2的內(nèi)阻，還會對附近 的被保護電路起到減小substrate偏壓的作用，這個偏壓也 會增加到D2的電壓上。如果可能，D2應(yīng)距離D1 50lOOum,常用的做法是：將D1置于PAD之間，R放在 PAD旁，D2放在PAD內(nèi)側(cè)距內(nèi)部線路較近，D1和D2都應(yīng) 用 collect-ring 圈起。這種雙ESD保護電路結(jié)構(gòu)可以很好地保護中等電壓

14、emos制圖皿程的電路，因為它還是具有較高內(nèi)阻，所以適用于高阻 i叩ut pad,稱其為Eput ESD,也可用于低阻的邏輯輸出保 護。vss對于I/O （input&output）PAD, ESD需要雙重保護，此時 首先要一個基本的齊納管D1接至PAD和substrate,再加兩 = 個電阻：較高阻值者R1接i叩m電路，低阻者R2接output電 路,output mos 的source/drain與substrate或well可作為D2, 而inpm部分需再加一個齊納管D2 （見右圖）典型的ESD保護電路（四）VcES箝位右圖所示的是利用NPN collector-base 的反向

15、擊穿箝位ESD的瞬間沖擊。最 初的擊穿電壓為Q1的Vces，旦擊 穿，只有到電壓降到Vceo時才會停 止。這兩個電壓稱為觸發(fā)電壓和維 持電壓，一個典型的40V Bipolar 件有65 V的觸發(fā)電壓和45V的維持電 壓。 Emitter 的面積做到 300-500um2 時， 此結(jié)構(gòu)可以保護20V analog BiCMOS 抵抗2KV HBM和200V MM。 Layout 時，要求Diffusion要包contact 1 2um0PADCollector (with deep-N+)EmitterBase典型的ESD保護電路（五）Vecs箝位如果將NPN的emitter和collector

16、交換，依舊是一 個NPN,稱為反模式。此時NPN有很小的增 益，base-emitter的擊穿電壓變小，因此非常 適合做低電壓ESD保護電路。右圖為一Vecs箝 位電路。Vecs箝位的觸發(fā)電壓等于NPN的Vgbo，維持 電壓約是觸發(fā)電壓的60%80%,而analog BiCMOS NPN的Vebo的典型值為810V,這種 ESD保護電路適合低于5V的電路使用。Emitter的面積達到600um2時，此電路可以承 受2KV HBM和200MM,有時更大的Emitter面 積可以承受lOKVHBMoVecs箝位不可以做高壓ESD保護電路，除非使 用多個串在一起，那會增加面積和內(nèi)阻。典型的ESD保護

17、電路（六） 反平行二極管箝位許多IC有多個ground PIN,其中某些PIN接 substrate,某些為減小噪聲而分接不同的線 路，這些PIN并不接到substrate上而需要加ESD 保護電路。最常用的保護電路是用一對反平行的二極管， 也可用二極管接PNP的方式，或者一對肖特基 二極管（見右圖）。它們的壓降很小，也不會 產(chǎn)生像其它保護電路那樣的熱量，可以被做得 較小。幾千平方微米的肖特基管可以承受2KV HBM和200VMM的沖擊，二極管接PNP的方 式可以做的更小。這種保護電路要求用guard ring圈起。典型的ESD保護電路（七）Thick-Field Transistor箝彳立前

18、面所述之ESD保護電路基本是以齊納 二極管箝位,內(nèi)阻較大的缺點無法避免。 一 T橫向NPN可以有兩塊相鄰的Nmoat 構(gòu)成，NSD為collector和Emitter,中間的P epi 兀 base,當真中一塊 N moat 接至 Bondpad, 身一塊接substrate04,這個NPN就形成 Vces箝位。這樣的ESD大多情況下會做成MOS形 式，Gate下墊厚氧化層，gate可接 bondpad或substrate,因為障氧化層大大增 加了NSD/P-epi的擊穿電壓，gate接哪兒 幾乎沒有影響，大多情況都是如右圖所 示的接連。因為使用了厚氧化層，所以這種MOS稱 為Thick-Fi

19、eld Transistor.典型的ESD保護電路（八） 速度觸發(fā)箝位 ESD沖擊的兩個顯著特點是高峰值電壓和高速 跳轉(zhuǎn)，幾乎所有的ESD保護電路都是高電壓觸 發(fā)，某些保護電路是信號速度觸發(fā)的。如右 圖，一個電容連接inputmos的gate,電阻R1接 至substrate并保持mos的關(guān)閉狀態(tài)，當ESD沖 擊通過電容使mos導通，mos將吸收剩余的 ESD能量。為了使mos可以起到很好的箝位作 用，它的內(nèi)阻應(yīng)是歐姆級，這就需要將mos的 size做的很大。速度觸發(fā)的ESD保護電路在小于5V的低壓 CMOS制程中應(yīng)用的非常普遍，缺點是信號速 度太快時易誤觸發(fā)。除非你可以設(shè)計好準確的 參數(shù)不至

20、于在正常工作時產(chǎn)生誤觸發(fā),否則還 是使用電壓觸發(fā)的保護電路會比較好。典型的ESD保護電路（九）SCR箝位 許多低壓制程用 SCR（silicon-controllcd rectifier）做ESD 保護電路.一個SCR保護電路的連接見右圖.在CMOS制 程中Q 1為一垂直式的PNP.由nwcll內(nèi)的PSD和“well以 及Pcpi構(gòu)成.橫向NPNQ2有nwcll,P-epi和相鄰的NSD構(gòu) 成，R1為nwell電阻，R2是substrate到Pcpi的電阻° SCR的觸發(fā)是由Q1或Q2的collector-base的沖擊引起。 假設(shè)Q2先觸發(fā)，電流載子進入base,導致Q2導通，同

21、時Q1也會導通.此兩BJT相互影響，直到降到維持電 壓以下才會截止。當R1和R2足夠大時，SCR的維持電 壓可以小于2V。電阻值越小，維持電壓越大。電阻值 和維持電壓的關(guān)系很難準確的確定。 SCR保護電路對于HBM和MM都有非常顯著的保護作 用，它可以承受其它保護電路幾倍的耐壓。對于低壓CMOS而言，簡單的SCR電路的觸發(fā)電壓太 高了，SCR透過改良，可以變成速度觸發(fā)的SCR箝位 電路,即在Q2的base和pad間加一個電容,或在Q1的 base和ground間加一電容。（見右下圖）如何選擇不同的ESD保護電路 （接至base或emitter diffusion的PIN ）直接接到substr

22、ate或較大塊的Diffusion的PIN般不需要加ESD保護電 路。接至base 或emitter diffusion 的PINBase和emitter diffusion有較小的單位阻值，很容易受到ESD的破壞。 較大的diffusion可以足夠吸收ESD的破壞能量，但無法擴散的能量可能 會破壞較小的diffusiono可以自保護的diffusion面積的大小依賴于制程 參數(shù)和測試環(huán)境。一般說來，500um2,160歐姆/sq的base diffusion可以 抵御2KV HBM和200V MM,更小的diffusion就需要加像VCES或VECS 箝位，不需要加串聯(lián)電阻，因為diffus

23、ion本身的電阻已夠大。女口何選擇不同的ESD保護電路（PIN 接至 NPN 的 emitter）2. PIN接至NPN的emittb個垂直的NPN的emitter不可以直接接至bondpad,除非是substrate pad。在bondpad上必須接一個ESD箝位，并且需要接一 個幾百歐姆的電阻在pad和emitter之間，線路設(shè)計者必須要考慮這個電阻對整個線路的影響。有些power NPN的emitter會接與substrate同電位的不同PIN。此時 就需要反平行二極管箝位保護，但不需要加任何的電阻。如何選擇不同的ESD保護電路（PIN接至CMOS 的gate ）3. PIN 接至CMO

24、S 的gate CMOS gate的絕緣層非常脆弱，通常需要雙重ESD保護。第一重ESD保護電路只需將ESD電壓降至幾百伏特；第二重ESD保護電路 應(yīng)將g"te上的電壓降至可以破壞氧化層電壓的75%0如果ESD保護電路是 返回至substrate的，ESD的箝位電壓應(yīng)將substrate的偏壓計算在內(nèi)。在第 一人和第二個保護電路之間，應(yīng)該加一個比第二個保護電路內(nèi)阻大數(shù)倍 的電阻，這個電阻可以是diffusion或多晶硅的，如果是多晶硅的，其 width至少58um,連接contact至少6顆以上。這個電阻絕對不可以彎折， 以免出現(xiàn)熱量集中。如果第二重保護電路用齊納箝位，串聯(lián)的電阻要數(shù)

25、千歐姆。如果第一個保護電路可以使ESD電壓降至可以破壞氧化層電壓的75%, 第二個保護電路和電阻就不需要再加。某些低壓CMOS的氧化層破壞電壓小于一般的ESD觸發(fā)電壓，此時ESD保 護電路必須選用速度觸發(fā)箝位或SCR箝位。女M可選擇不同的ESD保護電路（PIN接至moat區(qū)域）4. PIN接至moat區(qū)域某些moat區(qū)可以保護自己不受ESD的破壞，但有些卻不行。硅氧化物moat的擊穿電壓小于58V時，必須加ESD箝位，非硅氧 化物的moat的擊穿電壓大于10V,如果moat diffusion的面積和可以 大于500um2,在2KV HBM和200V MM的環(huán)境中足以保護自己。當 然，nwat

26、面積與ESD的關(guān)系主要依賴于制程參數(shù)和測試環(huán)境。面積較小的moat需要附加ESD保護電路，單一的ESD保護電路只 要可以將ESD降至moat diffusion的崩潰電壓以下就足夠了，比如 Vecs箝位，或者用一個幾百歐姆的串聯(lián)電阻加一個齊納管箝位。對于硅氧化物moat可以用一層mask移去硅氧化物，雖然電阻會增 加一點，但可以透過增加device的size來補償。如何選擇不同的ESD保護電路（PIN同時接至moat區(qū)域和CMOS gate）5. PIN同時接至moat區(qū)域和CMOS gate如果moat的面積足夠大，它可以作為第一級保護電 路，當然它必須接至PADo對于小面積的moat,特別

27、是硅氧化層脆弱的，需要串 聯(lián)一個50200歐姆的電阻。除非第一級保護電路有一個很小的內(nèi)阻，否則沒有第 二級保護電路是不可能保護mos的gate的。所以應(yīng)該在 PAD和gate間串一個幾百歐姆到幾千歐姆的電阻，第二 級保護電路置于電阻之后，并接至gate。接moat和接gate的通路是分開的。如何選擇不同的ESD保護電路（PIN僅接至多晶硅）6. PIN僅接至多晶硅 HBM實驗電壓足以破壞厚氧化層和環(huán)繞多晶硅 的氧化層。如果bondpad沒有直接接至任何的diffusion,穿 過環(huán)繞多晶硅的氧化層的電壓可能會大到可以 破壞氧化層的地步。將一塊nwell的圖形置于 bondpad之下并與bond

28、pad連接,其實就是增加 T個Nmoat與bondpad的連接，從而起到一個 Nmoat的自保護作用。同時也可保護多晶硅。如何選擇不同的ESD保護電路（PIN接至電容）7. PIN接至電容氧化層和氮絕緣層需要和gate的絕緣層一 樣需要保護電路。電容通常有一層薄的 深攙雜的diffusion,類似emitter區(qū)，所以 可以用和emitter區(qū)一樣的保護電路。如何選擇不同的ESD保護電路(PIN接至肖特基二極管)8. PIN接至肖特基二極管肖特基二極管不能工作在雪崩擊穿狀態(tài)，因為它的耗 盡區(qū)太薄，而且很靠近硅氧化層。大肖特基二極管可以加一層guard ring(base diffusion )

29、 環(huán)繞肖特基二極管contact.較小的肖特基二極管需要一塊大面積的moat diffusion 接到相同的PIN±O如果沒有合適的moat，也可以用 guard ring (base diffusion )環(huán)繞肖特基二極管contact, 同時串一個幾百歐姆的電阻也可以起到很好的保護作 用。如何選擇不同的ESD保護電路（其它）9工作在substrate電位的PIN,未摂ubstYate比如為避免substrate帶給線路噪聲，需要將GND PIN和 substrate分開，如果這些PIN打線時與substrate PIN接在 一起,一般不需要加ESD。相反地，則需要加反平行二 極管箝位。10 多個bondpad分別打線至同一PIN只需加一個共用的第一級保護電路，每個bondpad各自 需要自己的第二級保護電路和串聯(lián)電阻。11. Test PAD & Probe PAD因為這些PAD是封在IC封裝內(nèi)，不會有ESD的問題， 所以不需要加ESD保護電路。天線效應(yīng)(The Antenna Effect)天線效應(yīng)產(chǎn)生的原因消除天線效