可編程復習內容總結

1、復習內容總結nFPGA部分. 關于本門課程的一些概念性東西，比如PLD、FPGA、CPLD等一些重要器件的概念，功能，基本結構；現代數字系統(tǒng)的設計方法，FPGA的設計流程，本門課重點是基于Quartus的相關知識點1.1可編程邏輯器件基礎 n1.1.1 概述n可編程邏輯器件（Programmable Logic Device，簡稱為 PLD）是20世紀70年代發(fā)展起來的一種新型邏輯器件，是目前數字系統(tǒng)設計的主要硬件基礎。lPROMlFPLAlPALlGALlEPLDlCPLDlFPGA其中EPLD、CPLD、 FPGA的集成度較高，屬于高密度PLD。目前生產和使用的PLD產品主要有:1.1.3

2、 可編程邏輯器件的 基本結構和電路表示方法n1. 可編程邏輯器件的基本結構可編程邏輯器件的基本結構n可編程邏輯器件種類較多，不同廠商生產的可編程邏輯器件的結構差別較大?？删幊踢壿嬈骷幕窘Y構由:1.輸入緩沖電路2.與陣列3.或陣列4.輸出緩沖電路等4部分組成。 1. 可編程邏輯器件的基本結構n其中輸入緩沖電路主要用來對輸入信號進行預處理，以適應各種輸入情況，例如產生輸入變量的原變量和反變量；n“與陣列”和“或陣列”是PLD器件的主體，能夠有效地實現“積之和”形式的布爾邏輯函數；n輸出緩沖電路主要用來對輸出信號進行處理，用戶可以根據需要選擇各種靈活的輸出方式（組合方式、時序方式），并可將反饋信

3、號送回輸入端，以實現復雜的邏輯功能。 2. PLD電路的表示方法 n（1）PLD連接的表示法連接的表示法n PLD中陣列交義點上有3種連接方式：n硬線連接、接通連接和斷開連接。（a）硬線連接（不可編程） （b）接通連接 (c) 斷開連接圖1.1.9 PLD中陣列交義點上的3種連接方式（2）輸入）輸入/反饋緩沖單元表示法反饋緩沖單元表示法nPLD的輸入緩沖器和反饋緩沖器都采用互補的輸出結構，以產生原變量和反變量兩個互補的信號，如圖1.1.10所示。A是輸入，B和C是輸出，真值表如表1.1.1所示。 AB C010 11 0圖1.1.10 PLD緩沖器 表1.1.1 PLD緩沖器真值表 從真值表可

4、見：BA ，C （3） PLD與門表示法與門表示法n與陣列是PLD中的基本邏輯陣列，它們由若干個與門組成，每個與門都是多輸入、單輸出形式。以三輸入與門為例，其PLD表示法如圖1.1.11所示，圖中DA * B * C 圖1.1.11 3輸入端的PLD與門圖1.1.12為4輸入端與門電路，PA*B*D。圖1.1.13為4輸入端與門電路，PA*圖1.1.12 4輸入端與門圖1.1.13 4輸入端與門 *B*0 （4）PLD或門表示法或門表示法n或陣列也是PLD中的基本邏輯陣列，它們由若干個或門組成，每個或門都是多輸入、單輸出形式。以4輸入與門為例，其PLD表示法如圖1.1.14所示，圖中YP1P3

5、P4 圖1.1.14 4輸入端的PLD或門n例：一個PLD異或門電路如圖1.1.15所示。圖中 圖1.1.15 PLD異或門連接圖 2. 現代數字系統(tǒng)的設計方法現代數字系統(tǒng)的設計方法 n現代數字系統(tǒng)的設計采用“ Topdown”（自頂向下）設計方法，設計步驟如右邊圖1.2.1所示。 1.2.2 優(yōu)秀FPGA設計的重要特征n可讀性n可重復性n可測性1.3.1 可編程邏輯器件的一般設計流程n 可編程邏輯器件的設計過程是利用EDA開發(fā)軟件和編程工具對器件進行開發(fā)的過程?？删幊踢壿嬈骷囊话阍O計流程如圖1.3.1所示，包括七個步驟。圖1.3.1可編程邏輯器件的一般設計流程第二 FPGA器件n對FPGA

6、結構中一些重要組成部分的功能能夠進行描述，比如LUT、CLB、IOB、BlockRAM、DLL、IP等等l查找表查找表(Look-Up-Table)結構結構 查找表查找表(Look-Up-Table)簡稱為簡稱為LUT，LUT本本質上就是一個質上就是一個RAM。 目前目前FPGA中多使用中多使用4輸入的輸入的LUT，所以每一，所以每一個個LUT可以看成是一個有可以看成是一個有4位地址線的位地址線的RAM。當用。當用戶通過原理圖或戶通過原理圖或HDL語言描述一個邏輯電路以后，語言描述一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可開發(fā)軟件會自動計算邏輯電路的所有可能結果，并把

7、真值表能結果，并把真值表(即結果即結果)寫入寫入RAM，這樣，每，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址去輸入一個信號進行邏輯運算就等于輸入一個地址去進行查表，找出地址對應的內容，然后輸出即可。進行查表，找出地址對應的內容，然后輸出即可。 1.1 FPGA的基本工作原理的基本工作原理 LUT示例芯片組成芯片組成 1.2 FPGA的芯片結構的芯片結構 主要有可編程輸入主要有可編程輸入/輸出單元、基本可編程邏輯單輸出單元、基本可編程邏輯單元、內嵌元、內嵌SRAM、布線資源、底層嵌入功能單元、布線資源、底層嵌入功能單元和內嵌專用單元等和內嵌專用單元等 。1.1.可編程輸入輸出單元（可編程

8、輸入輸出單元（IOB） IOB單元是芯片與外界電路的接口部分，可單元是芯片與外界電路的接口部分，可完成不同電氣特性下對輸入完成不同電氣特性下對輸入/輸出信號的驅輸出信號的驅動與匹配要求動與匹配要求. FPGA的的IOB被劃分為若干個組被劃分為若干個組(Bank)，每個，每個Bank的接口的接口標準由其接口電壓標準由其接口電壓VCCO決定，一個決定，一個Bank只能有一種只能有一種VCCO，但不同，但不同Bank的的VCCO可以不同。只有相同電氣標可以不同。只有相同電氣標準的端口才能連接在一起，要求準的端口才能連接在一起，要求VCCO電壓相同是接口標電壓相同是接口標準的基本條件。準的基本條件。

9、2.2.可配置邏輯塊可配置邏輯塊(CLB) CLB是是FPGA內的基本邏輯單元內的基本邏輯單元 .CLB的實際數量和特性會依據器件的不同而不同，但是每的實際數量和特性會依據器件的不同而不同，但是每個個CLB都包含一個可配置開關矩陣，此矩陣由選型電路都包含一個可配置開關矩陣，此矩陣由選型電路(多多路復用器等路復用器等)、觸發(fā)器和、觸發(fā)器和4或或6個輸入組成。個輸入組成。 典型的典型的CLB結結構示意圖構示意圖3.3. 數字時鐘管理模塊（數字時鐘管理模塊（DCM） Xilinx推出的推出的FPGA可提供數字時鐘管理和可提供數字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定。 DCM的主要優(yōu)點在于：的主要優(yōu)點

10、在于： 可實現零時鐘偏移（可實現零時鐘偏移（Skew），消除時鐘分配延），消除時鐘分配延遲，并實現時鐘閉環(huán)控制。遲，并實現時鐘閉環(huán)控制。時鐘可以映射到時鐘可以映射到PCB上用于同步外部芯片，這上用于同步外部芯片，這樣就減少了對外部芯片的要求，而將芯片內外的樣就減少了對外部芯片的要求，而將芯片內外的時鐘控制一體化，以利于系統(tǒng)設計。時鐘控制一體化，以利于系統(tǒng)設計。 DCM模塊的關鍵參數：輸入時鐘頻率范圍、輸出模塊的關鍵參數：輸入時鐘頻率范圍、輸出時鐘頻率范圍和輸入時鐘頻率范圍和輸入/輸出時鐘允許抖動范圍等。輸出時鐘允許抖動范圍等。 IP（Intelligent Property）核）核1.3 IP

11、核簡介核簡介 是具有知識產權的集成電路芯核總稱，是是具有知識產權的集成電路芯核總稱，是經過反復驗證過的、具有特定功能的宏模經過反復驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關，可以移植到不塊，與芯片制造工藝無關，可以移植到不同的半導體工藝中。同的半導體工藝中。 IP核的提供方式上看，通常將其分為軟核、硬核核的提供方式上看，通常將其分為軟核、硬核和固核這三類。從完成和固核這三類。從完成IP核所花費的成本來講，核所花費的成本來講，硬核代價最大；從使用靈活性來講，軟核的可復硬核代價最大；從使用靈活性來講，軟核的可復用性最高。用性最高。 1. 數字時鐘管理數字時鐘管理DCM 1.4 FPGA常見

12、技術常見技術 數字時鐘管理模塊（數字時鐘管理模塊（DCM，Digital Clock Manager）是基于）是基于Xilinx的其他系列器件的其他系列器件所采用的數字延遲鎖相環(huán)（所采用的數字延遲鎖相環(huán)（DLL，Delay Locked Loop）模塊。）模塊。 DCM由四部分組成由四部分組成: 1.DLL模塊；模塊； 2.數字頻率合成器數字頻率合成器DFS 3.數字移相器數字移相器DPS 4.數字頻譜擴展器數字頻譜擴展器DSS DLL主要由一個延時線和控制邏輯組成。主要由一個延時線和控制邏輯組成。延時線對時鐘輸入端延時線對時鐘輸入端CLKIN產生一個延時產生一個延時，時鐘分布網線將該時鐘分配

13、到器件內的，時鐘分布網線將該時鐘分配到器件內的各個寄存器和時鐘反饋端各個寄存器和時鐘反饋端CLKFB；控制邏輯在反饋時鐘到達時，采樣輸入時控制邏輯在反饋時鐘到達時，采樣輸入時鐘以調整二者之間的偏差，實現輸入和輸鐘以調整二者之間的偏差，實現輸入和輸出的零延時。出的零延時。 (1) DLL模塊模塊 DLL簡單模簡單模型示意圖型示意圖 第三 設計輸入n對幾種主要的輸入方法，比如原理圖輸入、VHDL/Veirlog語言描述，要知道其原理，特別是VHDL，知道這幾種方法的含義和區(qū)別第四 功能仿真n關于功能仿真的特點、含義及其與時序仿真的區(qū)別nQuartus軟件中，從建立一個project到最終仿真成功的操作步驟，重點是其中的幾大步驟要理解第五 FPGA的下載配置電路設計n常用的FPGA下載配置模式JTAG要知道VHDL語言部分nVHDL的特點的特點nVHDL基本結構基本結構n對于一些簡單實例要能夠進行框架劃分，對一對于一些簡單實例要能夠進行框架劃分，對一些重要組成部分要知道其含義及功能些重要組成部分要知道其含義及功能n對一些常用的客體及賦值方式要掌握對一些常用的客體及賦值方式要掌握n對對VHDL的描述方式要掌握其特點，盡量能進的描述方式要