實驗十一移位寄存器及其應(yīng)用

1、實驗葉移位寄存器及其應(yīng)用一、實驗?zāi)康模?、熟悉中規(guī)模4位雙向移位寄存器的邏輯功能并掌握其使用方法；2、熟悉移位寄存器的應(yīng)用典例一一一構(gòu)成串行累加器和環(huán)形計數(shù)器。二、實驗原理：1、移位寄存器是一種具有移位功能的寄存器，是指寄存器中所存的代碼能夠在移位脈 沖的作用下依次左移或右移。既能左移又能右移的移位寄存器稱為雙向移位寄存器，只需 要改變左、右移的控制信號便可實現(xiàn)雙向移位。根據(jù)存取信息的方式不同移位寄存器可分 為：串入串出、串入并出、并入串出、并入并出四種形式。本實驗選用的4位雙向通用移位寄存器，型號為74LS194或CC40194,兩者功能相同,可互換使用，其邏輯符號及引腳排列如圖11-1所示

2、。圖11-174LS194的邏輯符號及引腳排列其中D）、D、D、口為并行輸入端；Q、Q、Q、Q為并行輸出端；Sr為右移串行輸入端，Sl為左移串行輸入端；S、3為操作模式控制端；ER為異步清零端；CP為時鐘脈沖輸入端。74LS194有5種不同操作模式：并行送數(shù)寄存，右移（方向由Q至Q）,左移（方向由Q至Q）,保持及清零。S1、&和CR端的控制作用如表 11-1所示。表11-1CPCRSSo功能QQQQX0XX清除PCR=0,使QQQQ=0000,寄存器正常工作時，CR=1111送數(shù)CP上升沿作用后，并行輸入數(shù)據(jù)送入寄存器。QQQQ=DDD2D3此時串行數(shù)據(jù)（Sr、Sl）被禁止T101右移

3、串行數(shù)據(jù)送至右移輸入端 Sr, CP上升沿進行右移。QQQQ=DSRDD2DT110左移串行數(shù)據(jù)送至左移輸入端 sl, CP上升沿進行左移。QQQQ= DqDDDSlT100保持p CP作用后寄存器內(nèi)容保持不變。QQQQ= QnoQl1Ql2Q131XX保持QQQQ= Q:CW2d32、移位寄存器的應(yīng)用很廣，可構(gòu)成移位寄存器型計數(shù)器；順序脈沖發(fā)生器；串行累加 器；可用作數(shù)據(jù)轉(zhuǎn)換，即把串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，或把并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)等。 本實驗主要研究移位寄存器用作環(huán)形計數(shù)器和串行累加器的線路連接及其原理。(1)環(huán)形計數(shù)器把移位寄存器的輸出反饋到它的串行輸入端，就可以進行循環(huán)移位，如圖11-2

4、所示,把輸出端 Q和右移串行輸入端 Sr相連接，設(shè)初始狀態(tài) QQQQ=1000,則在時鐘脈沖的作用下QQQQ將依次變?yōu)?0100、0010、0001、1000,可見它是一個具有四個有效狀態(tài)的計數(shù)器，這種類型的計數(shù)器通常稱為環(huán)形計數(shù)器。圖 11-2電路可以由各個輸出端輸出在時 間上有先后順序的脈沖，因此也可作為順序脈沖發(fā)生器。(2)串行累加器累加器是由移位寄存器和全加器組成的一種求和電路，它的功能是將本身寄存的數(shù)和另一個輸入的數(shù)相加，并存放在累加器中。4位右移寄存器圖 11-2圖11-3是由兩個右向移位寄存器、一個全加器和一個進位觸發(fā)器組成的串行累加器。設(shè)開始時，被加數(shù) A=An-1.A O和加

5、數(shù)B=R-1B O已分別存入N+1位累加數(shù)移位寄存器 和加數(shù)移位寄存器。再設(shè)進位觸發(fā)器D已被清零。在第一個 CP脈沖到來之前，全加器各輸入、輸出端的情況為：An=A, Bn=R, G-1=0,Sn=Ad+B)+0=S0, OG。當(dāng)?shù)谝粋€CP脈沖到來后，S0存入累加和移位寄存器的最高位，G存入進位觸發(fā)器 D端,且兩個移位寄存器中的內(nèi)容都向右移動一位。全加器輸出為S=A1+B+G=S, Cn=Go圖11-3串行累加器結(jié)構(gòu)框圖在第二個脈沖到來后，兩個移位寄存器的內(nèi)容又右移一位，Si存入累加和移位寄存器的最高位，原先存入的So進入次高位，。存入進位觸發(fā)器 Q端，全加器輸出為：Sn=A2+&+C

6、=&, Cn=Q。按照此順序進行，到第 N+1個CP時鐘脈沖后，不僅原先存入兩個移位寄存器中的數(shù)已 被全部移出，且A、B兩個數(shù)相加的和及最后的進位Cn+i也被全部存入累加和移位寄存器中。若需繼續(xù)累加，則加數(shù)移位寄存器中需要再一次存入新的加數(shù)。中規(guī)模集成移位寄存器，其位數(shù)往往以4位居多，當(dāng)需要的位數(shù)多于4位時，可把幾塊移位寄存器用級聯(lián)的方法來擴展位數(shù)。三、實驗設(shè)備及器件：1、+5V直流電源2、單次脈沖源3、邏輯電平開關(guān)4、0-1指示器5、74LS194X 2 (或 CC4019474LS74 (或 CC401374LS183四、實驗內(nèi)容：1、測試74LS194 (或CC40194的邏輯功

7、能按圖11-4接線，CR S、8、Sl、Sr、D、6、D、D)分別接至邏輯開關(guān)的輸出插口；Q、Q、Q、Q接至LED邏輯電平顯示輸入插口。CP端接單次脈沖源輸出插口。接表 11-2所規(guī)定的輸入狀態(tài)，逐項進行測試。(1)清除：令OR=Q其它輸入均為任意態(tài)，這時寄存器輸出Q、Q、Q、Q應(yīng)均0。清除后，置OR=1(2)送數(shù)：令 Cr=S=S0=1 ,送入任意4位二進制數(shù)，如 C3D2DD0=dcba,加CP脈沖，觀察CP=Q CP由0到1、CP由1到0三種情況下寄存器輸出狀態(tài)的變化，觀察寄存器輸出狀態(tài)變化是否發(fā)生在CP脈沖的上升沿。(3)右移：清零后，令 CR=1, S=0, &=1,由右移輸

8、入端 Sr送入二進制數(shù)碼如 0100,由 CP端連續(xù)加4個脈沖，觀察輸出情況，記錄之。(4)左移：先清零或予置，再令CR=1 S1, Sc=0,由左移輸入端 Sl送入二進制數(shù)碼如1111,連續(xù)加四個 CP脈沖，觀察輸出端情況，記錄之。(5)保持：寄存器予置任意 4位二進制數(shù)嗎dcba,令CR=1, &=$=0,加CP脈沖，觀察寄存器輸出狀態(tài)，記錄之。LED輯電平顯示插口接單次 脈沖源接邏輯開關(guān)輸出插口圖11-4 74LS194 邏輯功能測試2、循環(huán)移位將實驗內(nèi)容1接線參照圖11-2進行改接。用并行送數(shù)法予置寄存器為某二進制碼（如0100）,然后進行右移循環(huán)，觀察寄存器輸出端狀態(tài)的變化，

9、記入表 11-3中。3、累加運算接圖11-5連接實驗電路。"OR &、So接邏輯開輸出插口，CP接單次脈沖源，由于邏輯開關(guān)的數(shù)量有限，兩寄存器并行輸入端DT2DD）根據(jù)實驗設(shè)備現(xiàn)有條件，進行接線。兩寄存器的輸出端接至LED邏輯電平輸入插口。表 11-2清除模式時鐘串行輸入輸出功能總結(jié)CRS1CPSlSrDbDD2D3QQQQ0XXXXXX X X X111TXXa b c d101TX0X X X X101TX1X X X X101TX0X X X X101TX0X X X X110T1XX X X X110T1XX X X X110T1XX X X X110T1XX X X

10、 X100TXXX X X X表 11-3CPQ Q Q Q00 1 0 01234OfJ-TLTL圖11-5累加運算實驗線路(1)觸發(fā)器置零使74LS74的任由低電平變?yōu)楦唠娖健?2)送數(shù)令CR=S=&=1,用并行送數(shù)方法把四位被加數(shù) A0A1AA3和四位加數(shù)BoBiRR分別送入累加 和移位寄存A及加數(shù)移位寄存 B中，然后進行右移，實現(xiàn)加法運算。連續(xù)輸入4個CP脈沖, 觀察兩個寄存器輸出狀態(tài)變化，記入表 11-4中。表 11-4CPB寄存器A寄存器QQQQQQQQ01234五、實驗預(yù)習(xí)要求：1、復(fù)習(xí)有關(guān)寄存器及累加運算的有關(guān)內(nèi)容；2、查閱74LS194、74LS138、74LS74邏輯線路。熟悉其邏輯功能及引腳排列；3、在對74LS194進行送數(shù)后，若要使輸出端改成另外的數(shù)碼，是否一定要使寄存器清 零？4、使寄存器清零，除采用CR輸入低電平外，可否采用右移或