半導(dǎo)體集成電路復(fù)習(xí)總結(jié)(1)

1、1、 隱埋層雜質(zhì)的選擇原則；雜質(zhì)固溶度大，以使集電極串聯(lián)電阻降低；高溫時(shí)在硅中的擴(kuò)散系數(shù)要小，以減小外延時(shí)隱埋層雜質(zhì)上推到外延層的距離；與硅襯底晶格匹配好，以較小應(yīng)力 因此最理想的隱埋層雜質(zhì)是砷（As）2、 外延層厚度包括哪幾個(gè)部分，公式里的四項(xiàng)分別指什么？延層厚度應(yīng)滿足 Tepi>Xjc+Xmc+TBL-up+Tepi-ox 集區(qū)擴(kuò)散結(jié)深Xjc 、集電極耗盡區(qū)寬度Xmc、埋層擴(kuò)散上推距離TBL-up和為外延淀積后各道工序生成的氧化層所消耗的外延層的厚度tepi-ox;3、 雙極集成電路工藝中的七次光刻和四次擴(kuò)散分別指什么？七次光刻：N+隱埋層擴(kuò)散孔光刻；P+隔離擴(kuò)散孔光刻；P型基區(qū)擴(kuò)散

2、孔光刻；N+發(fā)射區(qū)擴(kuò)散孔光刻；引線接觸孔光刻；金屬化內(nèi)連線光刻；壓焊塊光刻；四次擴(kuò)散：隱埋層擴(kuò)散；P型隔離擴(kuò)散；P型基區(qū)擴(kuò)散；N+發(fā)射區(qū)擴(kuò)散；4、 集成和分立的雙極型晶體管結(jié)構(gòu)上有何區(qū)別？在pn結(jié)隔離工藝中，典型NPN集成晶體管的結(jié)構(gòu)是四層三結(jié)構(gòu)，（NPN管高濃度N型擴(kuò)散發(fā)射區(qū)，NPN管P型擴(kuò)散基區(qū)，n型外延層（PNP管集電極），p型襯底 EB結(jié)BC結(jié)CS結(jié)）而分立的是三層二結(jié)結(jié)構(gòu)5、 擴(kuò)散電阻最小條寬的確定原則；（P58）設(shè)計(jì)規(guī)則決定的最小擴(kuò)散條寬Wmin工藝水平和電阻精度要求所決定的最小電阻條寬Wr，min流經(jīng)電阻的最大電流決定Wr，min分析了對(duì)電阻最小條寬的三種限制，在設(shè)計(jì)擴(kuò)散電阻的最

3、小條寬時(shí)應(yīng)取其中最大的一個(gè)6、 SBD與普通二極管的相比，有哪些特點(diǎn)？SDB的正向?qū)▔航礥th小;小注入時(shí)SDB是多子導(dǎo)電器件，改變電壓時(shí)，響應(yīng)速度快；SBD的反向飽和電流Ids大;SDB正向電壓溫度系數(shù)小；7、 集成電阻器和電容器的優(yōu)缺點(diǎn)；（P55）優(yōu)點(diǎn)：元件間的匹配及溫度跟蹤好缺點(diǎn)：精度低，絕對(duì)誤差大；可制作范圍有限，不能太大，也不能太?。粶囟认禂?shù)較大；占用的芯片面積大，成本高；11、橫向PNP管的直流電流放大倍數(shù)小的原因；(P31-34)存在縱向PNP的影響 A.在圖形設(shè)計(jì)上減少發(fā)射區(qū)面積與周長(zhǎng)之比 B在工藝上可采用增大結(jié)深及采用埋層工藝等方法橫向PNP管本身結(jié)構(gòu)上的限制 A.其橫向平

4、均基區(qū)寬度不可能做得太小 B.發(fā)射極注入效率低 C.表面復(fù)合影響大12、減小NPN晶體管中的集電極串聯(lián)電阻rCS的方法；（P24）在工藝設(shè)計(jì)上，采用加埋層的方法以減小rcs ，在滿足工作電壓要求情況下減小外延層電阻率和厚度，采用深N+集電極接觸擴(kuò)散以減小rcs。在版圖設(shè)計(jì)上，電極順序采用BEC排列來(lái)減小LEC ，以減小rc2 ，采用雙集電極或馬蹄形集電極圖形減小rc2，但芯片面積及寄生電容增大了。13、襯底PNP的特點(diǎn)；（P37）縱向PNP管的C區(qū)為整個(gè)電路的公共襯底，直流接最負(fù)電位，交流接地。適用范圍有限，只能用作集電極接最負(fù)電位的射極跟隨器。晶體管作用發(fā)生在縱向，各結(jié)面較平坦，發(fā)射區(qū)面積可

5、以做得較大，工作電流比橫向PNP大。 因?yàn)橐r底作集電區(qū)，所以不存在有源寄生效應(yīng)，故可以不用埋層。外延層作基區(qū)，基區(qū)寬度較大，且硼擴(kuò)散p 型發(fā)射區(qū)的方塊電阻較大，因此基區(qū)輸運(yùn)系數(shù)和發(fā)射效率較低，電流增益較低。由于一般外延層電阻率epi較大，使基區(qū)串聯(lián)電阻較大。14、集成二極管中最常用的是哪兩種，具體什么特點(diǎn)？（P40）集成齊納二極管：反向工作的BC短接二極管，沒(méi)有寄生PNP效應(yīng)，且儲(chǔ)存時(shí)間最短，正向壓降低；次表面齊納管：?jiǎn)为?dú)BC結(jié)二極管，不需要發(fā)射結(jié)，面積可以做得很小，結(jié)電容小，開(kāi)關(guān)時(shí)間短，正向壓降也很低，且擊穿電壓高15、SCT的工作特點(diǎn)？（P43）（1）當(dāng)SCT工作于正向工作區(qū)或截止區(qū)時(shí)，有

6、（VBE>0 VBC<0或VBE<0 VBC<0）SBD處于反偏狀態(tài)，可以忽略其作用，此時(shí)SCT相當(dāng)于一般的NPN管（2）當(dāng)SCT工作于反向工作區(qū)或飽和區(qū)時(shí)，VBC>0，此時(shí)又可分為兩種情況：VBC小于SBD的導(dǎo)通壓降，SBD仍未導(dǎo)通，所以IB，=IB。VBC大于SBD的導(dǎo)通壓降，于是SBD導(dǎo)通，IB被分流，晶體管的VBC被鉗位0.45V16、MOS集成電路工藝中提高場(chǎng)開(kāi)啟電壓的方法？（P46）加厚場(chǎng)氧化層的初始厚度，并嚴(yán)格控制隨后加工中的腐蝕量。在場(chǎng)區(qū)注入（或擴(kuò)散）與襯底同型的雜質(zhì)，以提高襯底表面濃度，但摻入雜質(zhì)要適當(dāng)。1. CMOS反相器設(shè)計(jì)采用兩種準(zhǔn)則：對(duì)稱

7、波形設(shè)計(jì)準(zhǔn)則；準(zhǔn)對(duì)稱波形準(zhǔn)則。3飽和E/E自舉反相器的輸出高電平比電源電壓低一個(gè)開(kāi)啟電壓；耗盡負(fù)載反相器，負(fù)載管為耗盡型MOSFET，其柵源短接。4.有比反相器和無(wú)比反相器（P119）有比反相器在輸出低電平時(shí)，驅(qū)動(dòng)管和負(fù)載管同時(shí)導(dǎo)通，其輸出低電平由驅(qū)動(dòng)管的導(dǎo)通電阻RON和負(fù)載管的等效電阻REL的分壓決定。為了保持足夠低的低電平，兩個(gè)等效電阻應(yīng)保持一定的比值；無(wú)比反相器在輸出低電平時(shí)，只有驅(qū)動(dòng)管導(dǎo)通，負(fù)載管是截止的，在理想的情況下，其輸出低電平等于零。5 什么是導(dǎo)電因子，其值是多少？導(dǎo)電因子：6 CMOS反相器三個(gè)工作區(qū)之間的關(guān)系（P122）8.CMOS反相器功耗的組成？（P129）由動(dòng)態(tài)功耗P

8、D和靜態(tài)功耗Ps組成；動(dòng)態(tài)功耗：開(kāi)關(guān)瞬態(tài)電流造成的功耗PA 負(fù)載電容的充電和放電造成的功耗PT；靜態(tài)功耗：反向漏電流造成的功耗；9.噪聲容限是指與輸入輸出特性密切相關(guān)的參數(shù).通常用低噪聲容限和高噪聲容限來(lái)確定 高電平噪聲容限：驅(qū)動(dòng)門最小輸出高電平與接收門最小輸入高電平之差的絕對(duì)值VNMH=|VOH，min-VIH，min |低電平噪聲容限：驅(qū)動(dòng)門最大輸出低電平與被驅(qū)動(dòng)門的最大輸入低電平之差的絕對(duì)值VNML=|IL，max-VOL，max|10. CE理論：器件尺寸可以減小寄生電容和溝道長(zhǎng)度，從而改善電路的性能和集成度。MOS器件尺寸縮小后，會(huì)引入一系列的端溝道和窄溝道效應(yīng)。MOS器件“按比例縮

9、小”的理論是建立在器件中的電場(chǎng)遷移和形狀在器件尺寸縮小后保持不變的基礎(chǔ)之上，稱為恒定電場(chǎng)理論，簡(jiǎn)稱CE理論。（P136）11考慮一個(gè)電阻負(fù)載反相器電路：VDD=5V，KN=20uA/V2 ，VT0=0.8V，RL=200K，W/L=2。計(jì)算VTC曲線上的臨界電壓值（VOL、VOH、VIL、VIH）及電路的噪聲容限，并評(píng)價(jià)該直流反相器的設(shè)計(jì)質(zhì)量。解：KN=KN(W/L)=40uA/V2 KNRL=8V-1Vin<VT0時(shí)，驅(qū)動(dòng)管截止，Vout= VOH= VDD=5VVOL=VDD-VT0+1/KNRL-=0.147VVIL= VT0+1/KNRL=0.925VVIH=VT0+-1/KNR

10、L=1.97VVNML=VIL-VOL=0.78V VNMH=VOH-VIH=3.03V VNML過(guò)小，會(huì)導(dǎo)致識(shí)別輸入信號(hào)時(shí)發(fā)生錯(cuò)誤。為得到較好的抗噪聲性能，較低的信號(hào)噪聲容限應(yīng)至少為VDD的1/4，即VDD=5V時(shí)取1.25V。116.第160頁(yè)表8.117.動(dòng)態(tài)門電路解決電荷再分配的方法（p159）使MOS管電路中總的內(nèi)部節(jié)點(diǎn)電容應(yīng)小于一個(gè)限定的值，輸出電容Co和內(nèi)部電容Ci的比值至少應(yīng)為10：1，使的輸出電壓不可能造成下一級(jí)門的錯(cuò)誤動(dòng)作；如果需要一個(gè)很大的MOS管電路，可以在輸出端附加一個(gè)電容；采用或非結(jié)構(gòu)也有助于減小電荷再分配效應(yīng)；對(duì)內(nèi)部節(jié)點(diǎn)電容進(jìn)行預(yù)充電。19.傳輸門電路主要類型（p

11、161）NMOS型、全傳輸門型、CMOS型、PMOS上拉管型21.課后習(xí)題8.4和8.524.存儲(chǔ)器的分類及組成（p192）結(jié)構(gòu)：存儲(chǔ)體、地址譯碼器、讀寫(xiě)電路25.掩膜編程ROM工作原理（P194）26.現(xiàn)場(chǎng)可編程ROM分類及其結(jié)構(gòu)(P198)PROM一般采用雙極型電路分類：熔絲型PROM、結(jié)破壞（擊穿型）PROM27.各類MOS單級(jí)放大電路的特點(diǎn)（P260）共源放大器 E/E放大器 E/D放大器 MOS源跟隨器共柵放大器共源共柵放大器固定柵式CMOS放大器CMOS互補(bǔ)放大器電阻負(fù)載MOS放大器（共源放大器）電阻作為負(fù)載元件的缺點(diǎn)：高增益要求大阻值電阻值存在很大偏差，不易控制E/E放大器（二極

12、管負(fù)載）柵漏相接，工作在飽和區(qū),M1、M2都工作在飽和區(qū)，M1為放大管，M2為負(fù)載管； E/D放大器負(fù)載管N2柵源短接，VGS=0，E/D放大器的增益受襯偏調(diào)制效應(yīng)的影響顯著，通過(guò)減小負(fù)載管的襯偏調(diào)制作用，可以獲得較高增益； MOS源跟隨器（共漏級(jí)放大器）具有輸入阻抗高，輸出阻抗低，電壓增益小于近于1的特點(diǎn)；共柵放大器輸出與輸入相同，且輸入阻抗很低；輸出阻抗高，故可用作電流源；高頻特性好，無(wú)電容Miller效應(yīng)； 共源共柵（cascode）放大器M1、M2組成共柵電路，M3為負(fù)載管，共源共柵放大器可以削弱放大管M1的電容影響，有利于展寬頻帶，并可以起到信號(hào)與負(fù)載的隔離作用；CMOS放大器（1）

13、 固定柵式CMOS放大器其中NMOS管M1為放大管，PMOS管M2為負(fù)載管，PMOS管的柵接固定電位VB，輸入信號(hào)只加到NMOS管的柵源上，由于阱的隔離作用，兩個(gè)MOS管的襯底可以分別接到各自的源上，因而基本上消除了因襯底效應(yīng)而導(dǎo)致的性能退化。（2）CMOS互補(bǔ)放大器在相同工作電流下，電壓增益遠(yuǎn)高于E/E、E/D放大器，輸出電阻也比它們的高，而且有兩種性能相接近的互補(bǔ)管子，可以使許多模擬電路簡(jiǎn)化；缺點(diǎn)是工藝復(fù)雜、占用管芯面積較大；28.精密匹配電流鏡能達(dá)到精密匹配是由于采用以下幾個(gè)措施：增加了T3射隨器緩沖，改善了IB引入的電流傳輸差；利用R1=R2的負(fù)反饋，減小VBE引入的電流差；為抵消IB

14、3的影響，在T2的集電極增加射極跟隨器T4，利用T4的,抵消IB3，進(jìn)一步提高了Ir和Io的對(duì)稱性29.電流鏡鏡像電流的計(jì)算(P272)30.采用有源負(fù)載的放大器的優(yōu)點(diǎn)？ 有源負(fù)載的交流阻抗rAC很大，所以使每級(jí)放大器的電壓增益AV提高。因而可以減少放大器的級(jí)數(shù)。簡(jiǎn)化頻率補(bǔ)償；有源負(fù)載的直流電阻RDC很小，所以為獲得高的電壓增益AV不需要很高的電源電壓，因而有源負(fù)載放大器可以在低壓、小電流下工作；運(yùn)放采用有源負(fù)載差分輸入級(jí)，可不需要額外原件，即可實(shí)現(xiàn)“單端化”31.集成運(yùn)放有四部分組成：差分輸入級(jí)、中間增益級(jí)、推挽輸出級(jí)和各級(jí)的偏置電路32.模擬集成電路對(duì)輸出級(jí)的要求主要是：輸出電壓或輸出電流幅度大，能向負(fù)載輸出規(guī)定數(shù)量的功率，而且靜態(tài)功耗?。惠斎胱杩垢?、輸出阻抗低，在前級(jí)放大器和外接負(fù)載間進(jìn)行隔離；能滿足頻率響應(yīng)的要求；具有過(guò)載和短路保護(hù)33.集成運(yùn)放的版圖設(shè)計(jì)過(guò)程與數(shù)字集成電路一樣，也分為幾個(gè)步驟：劃分隔離區(qū)；元器件圖形和尺寸設(shè)計(jì)（晶體管的圖形尺寸；電阻的設(shè)計(jì)；電容的設(shè)計(jì)）；布局和布線（力求原件排列緊湊減小寄生效應(yīng)影響；對(duì)要求對(duì)稱的元件盡量對(duì)稱；采用熱設(shè)計(jì)的方法；引出端的