組合邏輯電路習題解答

1、自我檢測題1 .組合邏輯電路任何時刻的輸出信號，與該時刻的輸入信號有關，與以前的輸入信號.無關 。2 .在組合邏輯電路中，當輸入信號改變狀態(tài)時，輸出端可能出現瞬間干擾窄脈沖的現象 稱為競爭冒險 O3 . 8線一3線優(yōu)先編碼器 74LS148的優(yōu)先編碼順序是 匚、心、匕、I0 ,輸出為Y2工輸入輸出均為低電平有效。當輸入 二 工 匕T7為時，輸出Y2 Y1Y0為010 。4 . 3線一8線譯碼器74HC138處于譯碼狀態(tài)時，當輸入A2AiAo=001時，輸出Y7 Y0 = 一。5 .實現將公共數據上的數字信號按要求分配到不同電路中去的電路叫數據分配器o6 .根據需要選擇一路信號送到公共數據線上的

2、電路叫數據選擇器。7 . 一位數值比較器，輸入信號為兩個要比較的一位二進制數，用 A、B表示，輸出信號為比較結果：Y（ab）、Y（a=b）和丫（ab）的邏輯表達式為 AB q8 .能完成兩個一位二進制數相加，并考慮到低位進位的器件稱為全加器 。9 .多位加法器采用超前進位的目的是簡化電路結構X 。（V, X ）10 .組合邏輯電路中的冒險是由于 引起的。A .電路未達到最簡B.電路有多個輸出C.電路中的時延D.邏輯門類型不同11 .用取樣法消除兩級 與非門電路中可能出現的冒險，以下說法哪一種是正確并優(yōu)先考慮 的？A .在輸出級加正取樣脈沖B.在輸入級加正取樣脈沖C.在輸出級加負取樣脈沖D.在輸

3、入級加負取樣脈沖12 .當二輸入與非門輸入為 變化時，輸出可能有競爭冒險。A . 01 f 10B, 00-10C, 10-11D , 11 0113 .譯碼器74HC138的使能端E1E2E3取值為 時，處于允許譯碼狀態(tài)。A. 011 B. 100 C. 101 D . 01014 .數據分配器和 有著相同的基本電路結構形式。A .加法器B ,編碼器C .數據選擇器D .譯碼器15 .在二進制譯碼器中，若輸入有4位代碼，則輸出有 個信號。A. 2B. 4 C, 8 D. 1616 .比較兩位二進制數 A=A1A0和B=B 1B0,當AB時輸出F = 1,則F表達式是。A . FA| BiB.

4、 FA| A0BiB0C. FAi BiAiB1A0B0D . FA|B|A0 B017 .集成4位數值比較器74LS85級聯(lián)輸入Iab 分別接001,當輸入二個相等的4位數據時，輸出Fab分另U為。A . 010B. 001C. 100D . 01118 .實現兩個四位二進制數相乘的組合電路，應有 個輸出函數。A. 8B. 9C. 10D. 1119 .設計一個四位二進制碼的奇偶位發(fā)生器（假定采用偶檢驗碼），需要 個異或門。A . 2|B. 3C. 4D. 520 .在圖T3.20中，能實現函數 F AB BC的電路為 。（a）（b）（c）圖 T3.20A .電路 （a）B .電路（b）C.

5、電路（c）D.者B不是1 .分析圖P3.1所示組合邏輯電路的功能，要求寫出與-或邏輯表達式，列出其真值表，并說明電路的邏輯功能。圖 P3.1解： CO=AB+BC+AC真值表ABCSCOABCSCO0000010010001101010101010110010110111111電路功能：一位全加器，A、B為兩個加數，C為來自低位的進位， S是相加的和，CO是進位。2 .已知邏輯電路如圖P3.2所示，試分析其邏輯功能。圖 P3.2解：(1)邏輯表達式P1 ABC , P2 BR BABC , P3 AR AABC , P4 CP1 CABC(2)真值表ABCFABCF00001001001110

6、110101110101111110(3)功能從真值表看出， ABC=000或ABC=111時，F=0,而A、B、C取值不完全相同時， F=1。 故這種電路稱為“不一致”電路。6.試設計一個全減器組合邏輯電路。全減器是可以計算三 個數X、Y、BI的差，即C=X-Y-CL當Xv Y+BI時，借位輸出 BOW。解：設被減數為X,減數為Y,從低位來的借位為 BI,則1 位全減器的真值表如圖(a)所示，其中D為全減差，BO為向 高位發(fā)出的借位輸出。(1)真值表XYBIDBOXYBIDBO0000010010001111010001011110000110111111由卡諾圖得電路圖7.設計組合邏輯電路

7、，將4位無符號二進制數轉換成格雷碼。解：(1)列出4位二進制碼-4位格雷碼的轉換真值表，如表所示輸入輸出輸入輸出B3B2B1B0G3G2G1G0B3B2B1B0G3G2G1G000000000100011000001000110011101001000111010111100110010101111100100011011001010010101111101101101100101111010010111010011111000(2)根據真值表分別畫出輸出變量G3, G2, Gi, G0的卡諾圖，如圖4.1.2-12所示?；喓?，得G3B3,G2B3B2 ,GiB2Bi,GB1B0(3)由邏輯

8、表達式得電路實現，如圖所示。11 .試用卡諾圖法判斷邏輯函數式丫(A, B, C, D) =Em (0, 1, 4, 5, 12, 13, 14 , 15)是否存在邏輯險象，若有，則采用增加冗余項的方法消除，并用與非門構成相應的電路。解：卡諾圖如圖(a)所示。最簡邏輯函數式為：此函數存在邏輯險象。只要如圖所示增加冗余項BC即可，邏輯式變?yōu)椋河门c非門構成的相應電路如圖(b)所示。(a)(b)12 .已知 Y(A, B,C,D) m(0,3,7,8,9,10,11,12,13) d (1,2,14),求 丫的無競爭冒險的最 簡與-或式。解：卡諾圖如圖所示：上式中ABc為冗余項，以消除競爭冒險。13

9、 .某一組合電路如圖 P3.13所示，輸入變量(A, B, D)的取值不可能發(fā)生(0, 1, 0) 的輸入組合。分析它的競爭冒險現象，如存在，則用最簡單的電路改動來消除之。圖 P3.13解：解法1 :從邏輯圖得到以下表達式：根據表達式得到卡諾圖：但由于從卡諾圖可見，包圍圈有兩處相切，因此存在競爭冒險現象?？梢酝ㄟ^相切點位置 增加一個乘積項，得 F ABC BC D AC AC D ABD進一步分析，當 ACD=000時,生（0, 1, 0）的輸入組合，因此，當F B B ,由于輸入變量（A, B, D）的取值不可能發(fā)ACD=000時，B必然為0,不會產生競爭冒險。因此,AC D這一項不需要增加

10、，只需要增加AB D o電路圖為：解法二：如果邏輯表達式在某種取值下，出現fNa、fbb、fCc、FDD,就有可能出現競爭冒險。根據邏輯表達式 F ABC BCD AC , F A A和F D D不會出現。當A=C=D=0,出現F B B,但由于輸入變量 （A, B, D）的取值不可能發(fā)生 （0, 1,0）的輸入組合，因此，當 ACD=000時，B必然為0,因此也不會產生競爭冒險。只有當A = B=1, D = 0,出現F C C ,存在競爭冒險問題，加冗余項AB D可消除競爭冒險。14 .電路如圖P3.14所示，圖中 均為2線一4線譯碼器。（1）欲分別使譯碼器 處于工作狀態(tài)，對應的 C、D應

11、輸入何種狀態(tài)（填表P3.12-1）;（2）試分析當譯碼器工作時，請對應 A、B的狀態(tài)寫出Y10丫13的狀態(tài)（填表P3.12-2）;（3）說明圖P3.14的邏輯功能。表 P3.14-1表 P3.14-2處于工作狀態(tài)的譯碼器C、D應輸入的狀態(tài)CDAB00011011圖 P3.14解:處于工作狀C、D應輸入的狀態(tài)AB態(tài)的譯碼器CD00000111010110111010110111111110邏輯功能：由74LS139構成的4線一16線譯碼器15 .圖P3.15所示電路是由3線-8線譯碼器74HC138及門電路構成的地址譯碼電路。試列 出此譯碼電路每個輸出對應的地址，要求輸入地址A7A6A5A4A3

12、A2A1A0用十六進制表示。圖 P3.15解：由圖可見，74HC138的功能擴展輸入端必須滿足E1=1、E2 E3 0才能正常譯碼，因此E1 = A3= 1 ; E 2A4A5,即A4= 1,A5= 1;E 3AsA70 ,即A6 = 0,Ai= 0所以，該地址譯碼器的譯碼地址范圍為A7A6A5A4A3A2A1A0=00111A2A1A0= 0011100000111111 ,用十六進制表示即為 38H3FH。輸入、輸出真值表如表1所示。表1地址譯碼器的真值表地址輸入譯碼輸出A7 A6 A5 A4 A3 A2A1A038H0111111139H101111113AH110111113BH111

13、011113CH111101113DH111110113EH111111013FH1111111016.寫出圖P3.16所示電路的邏輯函數，并化簡為最簡與-或表達式圖 P3.16解：由圖（a）寫出邏輯函數并化簡，得17 .試用一片3線-8線譯碼器74HC138和最少的門電路設計一個奇偶校驗器，要求當輸入 變量ABCD中有偶數個1時輸出為1,否則為0。（ABCD為0000時視作偶數個1）。解：F ABCD A BCD ABCD ABC D ABCD ABCD ABC D ABCD連接圖18 .用一個8線-3線優(yōu)先編碼器 74HC148和一個3線-8線譯碼器74HC138實現3位格雷 碼-3位二進

14、制的轉換。解：根據下表可得到連線圖：G2G1G0B2B1B0000一000001一001011一010010一011110一100111一101101一110100一11119 .根據圖P3.19所示4選1數據選擇器，寫出輸出Z的最簡與-或表達式。解：Z AB ABC AB ABC B AC AC20 .由4選1數據選擇器和門電路構成的組合邏輯電路如圖P3.20所示，試寫出輸出 E的最簡邏輯函數表達式。解：E AbCd AbCd ABCD ABC D AC CD圖 P3.19圖 P3.2021 .由4選1數據選擇器構成的組合邏輯電路如圖P3.21所示，請畫出在圖P3.21所示輸入信號作用下，L

15、的輸出波形。圖 P3.21解：4選1數據選擇器的邏輯表達式為：將 A=A, A0=B, D0=1 , D1 = C, D2 C, D3=C 代入得根據表達式可畫出波形圖：22 .已知用8選1數據選擇器74LS151構成的邏輯電路如圖P3.22所示，請寫出輸出L的邏輯函數表達式，并將它化成最簡與-或表達式。圖 P3.22解：(1)寫出邏輯函數表達式：(2)用卡諾圖化簡23 .用一個8選1數據選擇器74LS151和非門實現：解：Y E(ABC AC BF BCAD ACBF)24 .圖P3.24所示是用二個 4選1數據選擇器組成的邏輯電路，試寫出輸出 Z與輸入M、 N、P、Q之間的邏輯函數式。圖

16、P3.24解；Z (NMQ NM-Q)P (NMQ NMQ) P25 .用二個4選1數據選擇器實現函數 L,允許使用反相器。 解：L E ABCDE ABCDE ABCDE ABDEF BCE 電路圖26 . 一個組合邏輯電路有兩個控制信號Ci和C2,要求：(1) C2C1=00 時，F A B(2) C2Ci=01 時，F AB(3) C2Ci=10 時，F A B(4) C2Ci=11 時，F AB試設計符合上述要求的邏輯電路(器件不限)解：方法一：真值表-卡諾圖化簡-邏輯圖真值表C2CiABFC2CiABF00000100010001110010001011010000110101100

17、100111000010111101001101111000111011111卡諾圖化簡邏輯圖方法二：利用數據選擇器和少量門電路實現27 .試用4選1數據選擇器74LS153 (1/2)和最少量的 與非門實現邏輯函數F AC CD BCD。解：F AC CD BC D AC(D D) CD BC D令 Ai=C, Ao=D , D0連線圖：AB , Di,D2=1 , D3=028 . P (P2P1P0)和Q (Q2Q1Q0)為兩個三位無符號二進制數，試用一個74LS138和一個74LS151和盡可能少的門電路設計如下組合電路：當 P=Q時輸出F=1,否則F=0O 解：29 .試用8選1數據

18、選擇器 74LS151實現邏輯函數 L=AB+AC。解：L AB AC ABC ABC ABC ABC m7 m6 m530 .用8選1數據選擇器74LS151設計一個組合電路。該電路有 3個輸入A、B、C和一 個工作模式控制變量 M,當M = 0時，電路實現“意見一致”功能( A, B, C狀態(tài)一致時輸出 為1,否則輸出為0),而M = 1時，電路實現“多數表決”功能，即輸出與A, B, C中多數的狀態(tài)一致。解：MABCFMABCF00001100000001010010001001010000110101110100011000010101101101100111010111111111電

19、路圖31 .已知8選1數據選擇器74LS151芯片的選擇輸入端 A2的引腳折斷，無法輸入信號， 但芯片內部功能完好。試問如何利用它來實現函數F(A,B,C) = E m(1,2,4,7)。要求寫出實現過程，畫出邏輯圖。解：對于LSTTL集成芯片，某個輸入引腳折斷后該腳懸空，相當于輸入高電平1。74LS151的高位地址端 A2折斷后，輸出不再響應D。，D1, D2, D3輸入，8選1數據選擇器只相當于一個4選1,此時地址輸入為 A1A0,數據輸入為 D4, D5, D6, D7,輸出丫等于 與函數F相比較不難看出，只要令 AB為地址，則D4=C, D5=C, D6=C, D7=Co邏輯圖如圖所示

20、。圖A4.2.2-5 題11的電路實現32 .用三片四位數值比較器74LS85實現兩個12位二進制數比較。解：33 .用一片4位數值比較器 74HC85和適量的門電路實現兩個5位數值的比較。解：高4位加到比較器數值輸入端，最低位產生級聯(lián)輸入。WoV0I(AB)I(AB） W0V0 , I（ab）WoVo, I（a=b）=W0OV034 .用兩個四位加法器 74283和適量門電路設計三個4位二進制數相加電路。解：三個4位二進制數相加，其和應為6位?；倦娐啡鐖D所示。兩個加法器產生的進位通過一定的邏輯生成和的高兩位。CO1CO2S3S40000010110011110S4 CO1CO2 , S CO1 CO235 . A、B為4位無符號二進制數 （BW0）,用一個74LS283、非門和一個其它類型門電路 實現：當A= （B-1）模16時，輸出 Y=1,否則為0。解：:（B-1）模16即為B-1A= B-1 時丫=1,否則 丫=0,即 B-1-A = B+A+1-1=B+A為 0 時，Y=1。36 . A、B為四位二進制數，試用一片74283實現Y=4A+B。解：Y=4A+B=A3A2A1A000+B3B2B1B037 .用一片74283和盡量少的門電路設計余3碼到2421碼的轉換。解：余3碼到2421碼的轉換的真值表為：A3A2A1AoB3B2B1Boo0110000o