ISE的BlockRAM的設計流程 ppt課件

1、7.4 基于IP Core的Block RAM設計 7.4 基于IP Core的Block RAM設計n 本節(jié)引見基于IP Core的Block RAM設計，由于Block RAM屬于特殊構造，運用Xilinx公司提供的IP Core是比較方便的，而且靈敏、高效、不容易出錯IP Core的運用請見3.1.4節(jié)。7.4.1雙端口塊RAMDual-Port Block RAM雙端口雙端口RAM的特性的特性Virtex、Virtex-E、Virtex-II、Virtex-IIPro、Spartan、Spartan-II、Spartan-IIE和和Spartan-3系列的系列的FPGA都嵌入了都嵌入了

2、Block RAM。支持一切支持一切3種種Virtex-II寫方式寫方式 :Read-After-Write、Read-Before-Write和和 No-Read-On-Write只適用于只適用于Virtex-II和和Spartan-3支持支持RAM和和ROM功能。功能。支持支持1到到256BIT的數(shù)據(jù)端口寬度。的數(shù)據(jù)端口寬度。根據(jù)選擇的不同構造，支持根據(jù)選擇的不同構造，支持1到到2M字的存儲深度。字的存儲深度。n支持ROM功能，兩個端口可以同時對一個地址的數(shù)據(jù)進展讀操作。n支持RAM功能，兩個端口可以同時對不同的地址進展寫操作，或者對同一地址進展讀操作。n兩個端口是完全獨立的。n支持A、B

3、端口的不對稱配置。n支持CORE設計或者運用SelectRAM+ 、 SelectRAM-II 庫原語以求面積優(yōu)化。n支持不同極性的控制信號引腳：時鐘clock、 使能enable, 寫使能write enable 和輸出初使化output initialization引腳。n結合Xilinx的Smart-IP技術使設計更靈敏，最優(yōu)化實現(xiàn)。2雙端口雙端口RAM的功能描畫的功能描畫nDual-Port Block RAM是由一塊或多塊叫做Select-RAM+的4Kb存儲塊組成的。Virtex-II和Spartan-3系列的Dual-Port Block RAM是由一塊或多塊16 Kb存儲塊Se

4、lectRAM-II組成的，能構成更寬或者更深的存儲器設計。Select-RAM+ 和SelectRAM-II都是真正的雙端口RAM，為Spartan-II和Virtex系列家族的芯片提供快速、離散的而且足夠大的塊RAM。由于Spartan-II和Virtex都運用4Kb的Select-RAM+存儲塊，所以任何涉及到Virtex能實現(xiàn)的RAM，都可以在Spartan-II、Virtex-E、Virtex-II、Virtex-IIPro、Spartan-IIE系列中實現(xiàn)。 每個存儲器含有兩個完全獨立的端口A和B，兩個端口享有同時訪問存儲器中同一地址的才干，存儲器的深度和寬度由運用者本人定義。兩個

5、端口在功能上是完全一樣，都可以對存儲器進展讀寫操作。兩個端口可以同時對存儲器的同一地址進展讀操作，假設對同一地址進展操作，一個端口讀，一個端口寫，那么寫操作勝利，而讀出的數(shù)據(jù)是無效的。 根據(jù)運用者的定義，可以配置端口A和端口B的數(shù)據(jù)寬度和地址寬度。當兩個端口被禁用時ENA和ENB無效，存儲器中的數(shù)據(jù)和輸出端口將堅持不變。當兩個端口可用時ENA和ENB有效，對存儲器的一切操作將在輸入時鐘的邊沿觸發(fā)。n 進展寫操作時WEA或WEB有效，相應數(shù)據(jù)端口的數(shù)據(jù)將寫入地址端口所指定的存儲地址中。 在這個操作中，Spartan-II/Virtex和Virtex-II系列的塊RAM的輸出端口的動作并不一樣。n

6、Virtex-II和Spartan-3系列的塊RAM的輸出端口的詳細實現(xiàn)要根據(jù)“寫方式的設置而定。Virtex-II和Spartan-3系列的塊RAM支持3種“寫方式，每種方式?jīng)Q議了輸出端口在寫操作發(fā)生后將如何作出反響。nSpartan-II和Virtex系列的塊RAM只支持一種“寫方式：Read-After-Write。這種寫方式使寫入的數(shù)據(jù)在寫操作后呈如今輸出端口。n在讀操作時，地址輸入端口指定的地址上的數(shù)據(jù)在輸出端口輸出。當同步初始化Synchronous Initialization(SINITA或SINITB)有效時，有鎖存器的輸出端口將被同步初始化，Spartan-II和Virte

7、x系列將被初始化為0，Virtex-II系列將被初始化為運用者事先定義的數(shù)據(jù)。同步初始化操作并不影響存儲器中的數(shù)據(jù)，也不會與寫操作發(fā)生沖突。n使能，寫使能和同步初始化可以被定義為高電平有效或者低電平有效。3雙端口雙端口RAM的引腳的引腳n雙端口RAM的Core引腳如圖7.4.1所示。 圖7.4.1 雙端口RAM的引腳n雙端口RAM的Core引腳的詳細含義列表于表7.4.1。端口名稱 端口方向 功能描述DINA|B可選 輸入 數(shù)據(jù)輸入：數(shù)據(jù)從此端口寫入存儲器。ADDRA|B 輸入 地址輸入：寫或者讀操作的地址由此端口輸入。 WEA|B可選 輸入 寫使能控制信號：控制數(shù)據(jù)寫入存儲器。 ENA|B可

8、選 輸入 使能控制信號：寫或者讀操作的有效控制。SINITA|B可選 輸入 同步初始化控制信號：使輸出端口初始化為預先設定的狀態(tài)。 CLKA|B 輸入 時鐘信號：所有存儲器操作是在輸入時鐘的同步下進行的。 NDA|B可選 輸入 握手信號：表示A或者B端口上有新的而且有效的地址數(shù)據(jù)。（高電平有效）。 DOUTA|B可選 輸出 數(shù)據(jù)輸出端口：存儲器的同步數(shù)據(jù)輸出端口。 RFDA|B可選 輸出 握手信號：表示存儲器已經(jīng)準備好接受新數(shù)據(jù)。（高電平有效） RDYA|B可選 輸出 握手信號：表示輸出端口上的數(shù)據(jù)有效。（高電平有效）。 7.4.2 運用IP Core生成雙端口RAM n Xilinx提供了D

9、ual-Port Block RAM的IP Core。詳細如何調(diào)用IP Core、生成IP Core見3.1.4節(jié)。這里引見詳細的一些IP Core參數(shù)，設計者可以根據(jù)設計的需求設置這些參數(shù)。nDual-Port Block RAM的參數(shù)設置窗口分別如圖7.4.2、圖7.4.3、圖7.4.4、圖7.4.5所示。Dual-Port Block RAM的參數(shù)設置一共有4個窗口，可以單擊按鈕進入下一個窗口。 圖7.4.2 Dual-Port Block RAM的參數(shù)設置窗口圖7.4.3 Port A Block RAM的參數(shù)設置窗口圖7.4.4 Port B Block RAM的參數(shù)設置窗口圖7.4

10、.5 Dual-Port Block RAM的參數(shù)設置窗口n元件稱號Component Name:為了生成IP Core，必需為生成的文件取一個稱號。n端口A存儲器大小Memory Size：n數(shù)據(jù)端口A寬度Width A：可以選擇數(shù)據(jù)端口A的寬度，寬度可以從1到256。n地址端口A深度Depth A：可以選擇存儲器的字節(jié)數(shù)。根據(jù)所選擇的不同構造，字節(jié)數(shù)可以從2BIT到2M?？梢赃x擇的地址深度要根據(jù)所選擇的數(shù)據(jù)端口A的寬度而定。Spartan-II和Virtex系列的塊RAM的最大字節(jié)數(shù)為256K，Virtex-II和Spartan-3系列的塊RAM的最大字節(jié)數(shù)為1M。必需留意生成的CORE的

11、大小不能超越目的器件庫原語的大小 端口B存儲器大小Memory Size： 數(shù)據(jù)端口B寬度Width B：可以選擇數(shù)據(jù)端口B的寬度，可以選擇的數(shù)據(jù)端口B的寬度取決于定義的數(shù)據(jù)端口A的寬度。對于Spartan-II和Virtex系列的塊RAM，可以選擇的寬度可以是1，2，4，8或16倍A端口的寬度。對于Virtex-II系列的塊RAM，可以選擇的寬度可以是1，2，4，8，16或32倍A端口的寬度。n地址端口B深度Depth B：定義了Width A、Depth A和Width B后，Depth B的值將為定值。根據(jù)端口A和B定義的存儲器的大小必需相等可以計算出Depth B。n端口A可選項Por

12、t A Options:n配置Configuration選項：可以選擇的有Read And Write讀和寫, Write Only只寫和Read Only只讀。n寫方式(Write mode)選擇：可以為Virtex-II系列的塊RAM選擇寫方式。Spartan-II和Virtex系列的塊RAM只支持Read After Write方式。Read After Write方式支持的有Virtex-II、Spartan-II、Spartan-3、Virtex，能夠有下面幾種情況：沒有輸入輸出存放器時：數(shù)據(jù)在WEA信號有效后的第一個時鐘沿傳送到端口DOUTA。僅有輸入存放器時：數(shù)據(jù)在WEA信號有效

13、后的第二個時鐘沿傳送到端口DOUTA。僅有輸出存放器時：數(shù)據(jù)在WEA信號有效后的第二個時鐘沿傳送到端口DOUTA。有輸入和輸出存放器時：數(shù)據(jù)在WEA信號有效后的第三個時鐘沿傳送到端口DOUTA。Read After Write方式的時序如圖7.4.6所示。 圖7.4.6 Read After Write方式時序nRead Before Write方式支持的有Virtex-II、Spartan-3，能夠有下面幾種情況：n沒有輸入輸出存放器時:在WEA信號有效后的第一個時鐘沿，存儲器中當前地址上的數(shù)據(jù)被傳送到端口DOUTA。n僅有輸入存放器時：在WEA信號有效后的第二個時鐘沿，存儲器中當前地址上的

14、數(shù)據(jù)被傳送到端口DOUTA。n僅有輸出存放器時：在WEA信號有效后的第二個時鐘沿，存儲器中當前地址上的數(shù)據(jù)被傳送到端口DOUTA。n有輸入和輸出存放器時：在WEA信號有效后的第三個時鐘沿，存儲器中當前地址上的數(shù)據(jù)被傳送到端口DOUTA。圖7.4.7 Read Before Write方式時序nNo-Read-On-Write方式支持的有Virtex-II、Spartan-3：當WEA有效時，不會進展讀操作。DOUTA端口將堅持上一次讀操作的數(shù)據(jù)。nNo-Read-On-Write方式時序如圖7.4.8所示。圖7.4.8 No-Read-On-Write方式時序n端口B可選項Port B Opt

15、ions: 端口B可選項與端口A可選項一樣。n端口A設計選項Port A Design Options:n 1 可選引腳端Optional Pins：n a. 使能引腳端。n b. 握手信號引腳端。包括ND、RFD、RDY 信號，它們的含義如表7.4.1所示。需求留意的是，ND信號必需在RFD有效時才干有效。RFD信號在EN信號有效時不斷是有效的?？蛇x輸入存放器Register Options ：可以為端口DIN、ADDR和WE添加輸入存放器?？蛇x輸出存放器Output Register Options: a. Additional Output Pipe Stages:選擇1可以為輸出端口再

16、添加一級存放器，選擇0不加存放器。 b. 初始化SINIT引腳： SINIT引腳的含義見表7.4.1。n引腳極性Pin Polarity：運用者可以為存在的引腳極性配置。對于時鐘信號，可以配置成上升沿或下降沿觸發(fā)。對于EN、WE和SINIT引腳端，可以配置成高電平或低電平有效。n端口B可選項Port B Options: 端口B可選項與端口A可選項一樣。n庫原語選擇Primitive Selection：有兩項可供選擇。n面積優(yōu)化Optimize For Area。n選擇庫原語Select Primitive。Virtex、Virtex-E和Spartan-II的庫原語有4kx1, 2kx2,

17、 1kx4, 512x8和256x16。Virtex-II的庫原語有16kx1, 8kx2, 4kx4, 2kx9, 1kx18, 和 512x36.n初始化Initial Contents:可以設置配置后存儲器中的初始值。n全局初始化值Global Init Value：全局初始化值定義了配置后存儲器中初始值。缺省默許為0。留意輸入的值必需是16進制，并且其大小不能超越A端口能輸入的最大值。n加載初始化文件Load Init File：存儲器中的初始值可以保管在一個以COE為后綴的文件中，加載這個文件可以使存儲器在配置后，各個單元的初始值為文件中所列出的值。7.4.3 運用Memory Editor生成COE文件n前面提到，可以為雙端口RAM提供一個初始化數(shù)據(jù)文件，加載這個文件可以使RAM在配置后，各個單元的初始值為文件中的所列出的值。下面引見如何