根據(jù)D觸發(fā)器的機(jī)械去抖動(dòng)電路設(shè)計(jì)

1、天水師范學(xué)院TIANSHUI NORMAL UNIVERSITY數(shù)字電子技術(shù)與邏輯設(shè)計(jì)設(shè)計(jì)報(bào)告目:基于D觸發(fā)器的機(jī)械去抖動(dòng)電路設(shè)計(jì)院:電子信息與電氣工程學(xué)院業(yè):電子信息工程級(jí):1 4級(jí)電信名:王亮亮 汪小娟號(hào)：20141060152201410601512015年12月30日目錄1.設(shè)計(jì)背景2.設(shè)計(jì)要求3電路組成框圖.34.1二選一門(mén)電路.44.2數(shù)字去抖動(dòng)電路設(shè)計(jì).54.3初值可預(yù)置型計(jì)數(shù)器設(shè)計(jì).74.4 500HZ 禾n 1KHZ 的分頻104.58421BCD 譯碼的 verilog 語(yǔ)言.134.6蜂鳴器.14.4.7動(dòng)態(tài)掃描計(jì)數(shù)器與位選，選擇器.14.4.8十六進(jìn)制7段顯示譯碼器程序

2、 .155.整體設(shè)計(jì)電路圖.166.引腳分配情況177.調(diào)試178.實(shí)驗(yàn)心得體會(huì)189.參考文獻(xiàn)18基于D觸發(fā)器的機(jī)械去抖動(dòng)電路設(shè)計(jì)1. 設(shè)計(jì)背景還可以用可編程邏輯器件設(shè)計(jì)相應(yīng)的邏輯和 D觸發(fā)器構(gòu)成的電路，能去除含電子抖動(dòng)的任 且能從電路上控制輸出信號(hào)的脈寬。這是一 這種電路基本上就是濾波器，它可以將信號(hào)“濾除”，只讓真正的數(shù)據(jù)信號(hào)通作為機(jī)械開(kāi)關(guān)的鍵盤(pán)，在按鍵操作時(shí)，由于機(jī)械觸點(diǎn)的彈性及電壓突跳等原 因，在觸點(diǎn)閉合或開(kāi)啟的瞬間會(huì)出現(xiàn)電壓抖動(dòng)。為保證按鍵觸發(fā)的準(zhǔn)確性， 在按鍵電壓信號(hào)抖動(dòng)的情況下不能進(jìn)行狀態(tài)輸入。為此必須進(jìn)行抖動(dòng)處理。 消抖部分的信號(hào)一般有硬件和軟件兩種方法。硬件就是加抖動(dòng)電路，

3、這樣可 以從根本上解決按鍵抖動(dòng)問(wèn)題。時(shí)序電路，這里介紹一種使用 意形式及幾乎任意頻率的信號(hào)， 種更實(shí)用、功能更完善的電路。中的毛刺、隨機(jī)噪聲信號(hào)或電子抖動(dòng)信號(hào)都 過(guò)此電路?？傊褪菍⑤斎腚娖降碾s波分量濾除，能準(zhǔn)確的判斷電平變換。 因此消除始終抖動(dòng)是必要的2. 設(shè)計(jì)要求(1)在Quartus |下完成設(shè)計(jì)，根據(jù)課本第6章圖6 40,設(shè)計(jì)一個(gè)機(jī)械鍵 去抖動(dòng)電路(圖中工作時(shí)鐘 CLK為幾百HZ。參照第8章圖828所示的同步可 預(yù)置型計(jì)數(shù)器設(shè)計(jì)一個(gè)14進(jìn)制計(jì)數(shù)器。計(jì)數(shù)器時(shí)鐘端 CLK接去抖動(dòng)電路的KEY OUT(2)當(dāng)每一次按鍵，如果計(jì)數(shù)器只加1,表明去抖動(dòng)電路良好；如果計(jì)數(shù)值增 加大于1,表明鍵的抖

4、動(dòng)尚未消除。(3)最終要能直觀地比較出加抖動(dòng)電路和 沒(méi)加去抖動(dòng)電路的不同效果。3. 電路組成框圖該電路只要有二選一門(mén)電路、初值可預(yù)置型 14進(jìn)制計(jì)數(shù)器、顯示譯碼器、數(shù)碼 管、500HZ的分頻如下圖所示。二選一門(mén)電路數(shù)字消抖動(dòng)電 路數(shù)碼管顯示譯碼器4. 設(shè)計(jì)內(nèi)容單個(gè)模塊的設(shè)計(jì) 4.1二選一門(mén)電路該數(shù)據(jù)選擇器有兩個(gè)輸出信號(hào)（A和B）和一個(gè)控制輸入（S） 個(gè)輸出（OUT。 當(dāng)S為1的時(shí)候OUT選擇A,當(dāng)S為0的時(shí)候OUT選擇B簡(jiǎn)單的表達(dá)具體化:輸入輸出SOUT1A0B輸入輸出ABsOUT00000101100011010010011010111111二選一門(mén)電路乍己1曠.JTiyT,-|1fIf .

5、二二一二 廣丈丿MTS If %-,np-T. I血！ r-r- r-i- I- P- 1- r 4.2數(shù)字去抖動(dòng)電路設(shè)計(jì)如圖所示的電路由4個(gè)D觸發(fā)器和1個(gè)4輸入與門(mén)構(gòu)成。電路有一個(gè)工作時(shí)鐘CLK 4個(gè)D觸發(fā)器鏈接成同步時(shí)序方式，即將它們的時(shí)鐘輸入端都連在一起。 工作時(shí)與時(shí)鐘同步工作，輸入信號(hào)以移位串行方式向前傳遞。其信號(hào)輸入口是 KEY OUT“濾除”的功能。如果增加 D觸發(fā)器的數(shù)量，可以一定程分析此電路可以發(fā)現(xiàn)，其“濾波”功能的關(guān)鍵是這樣的，當(dāng)信號(hào)被串入電路后， 能在KEY OUT俞出脈沖信號(hào)的條件是，必須在 4個(gè)D觸發(fā)器的輸出端Q都同時(shí) 為1,次與門(mén)才輸出高電平。由于干擾抖動(dòng)信號(hào)是一群寬

6、度狹窄的隨機(jī)信號(hào)，在 串入時(shí)，很難十分整齊地同時(shí)使與門(mén)輸出為 1,而只有正常信號(hào)才足夠的寬度通 過(guò)此電路，從而起到了 度上提高濾波性能。1( - -1 - 1 - -仿真結(jié)果如圖所示3TfUA 匕 C pE JI幻 1 pt(0 C ruD uAD D ”L ayiIff. Il rvi3 |j L ro.血 ntII1111n1.J'1*.(UlBanBfl頂BQ_rrmrLrLrLrLrLrLrLrLrLrL"LrLrLrLrLrLrLrLrLn_n_rrrrn_rLrLrLrrn 1Lnnnun n n fir-.rn .1.nEnrtAA0*訓(xùn)Pcttt收苗喊丄）0&

7、#187;知4.3初值可預(yù)置型計(jì)數(shù)器設(shè)計(jì)與其他類(lèi)型計(jì)數(shù)器相比，計(jì)數(shù)初值可預(yù)置型計(jì)數(shù)器的適用面更寬。 如圖所示 譯碼器模塊CNT4BIT余右面的4位鎖存器構(gòu)成了一個(gè)4為二進(jìn)制計(jì)數(shù)器圖中比較 器COMP本質(zhì)上就是一個(gè)4輸入與門(mén)，功能是當(dāng)計(jì)數(shù)值為1110時(shí)，輸出一個(gè)高 電平進(jìn)位信號(hào)，它控制多路選擇器 MUX4的數(shù)據(jù)通道的選擇信號(hào)端 S,當(dāng)比較器 COMP的輸出端R為0即為低電平時(shí)4路選擇器MUX會(huì)選通A0此后隨著時(shí)鐘連 續(xù)出現(xiàn)，進(jìn)行正常的累計(jì)加數(shù)。一旦計(jì)數(shù)器計(jì)到 1110時(shí)，貝U輸出端R為1即為 高電平。選擇器會(huì)選通 A1,如果預(yù)置數(shù)不改變，則計(jì)數(shù)器將從初始值開(kāi)始累計(jì) 加數(shù)。O 9_I qi.i?1

8、.1.J-B. J.gCWTV麗-L Gill q U5&申a cja F CL<(ST叩日R iaiFfr:Or-i ntH B H H 仿真結(jié)果如圖所示q Porifl：Inteivi：JveCIE0曲邵:吭電空_上怦舉 心 L即叫亞 n g p.2 MnRMnnTmmnjLnARAKmrjorLKAmj H 'i5 i： 廠 c X 簡(jiǎn) j r H：JIHRH-cs qL H c E0：I' - ' :- i I ' ”n-. IITI IIIQ IIIIII II III !< II 圖中元件CNT4BIT是由verilog源代碼編寫(xiě)

9、以下為其程序：1K34557 s101112ZL3141£1 6TV TQ 丄m2 O21 W W2 a2 4Imo du 1 e U ZT 丄 £ t 6 N)i一 nt7>iiT;CJ L I 1_ Jp Ll t 上y令L 3 I O日 T3cVW Qc厲口貝(U)<L bOOOO 4'bOOOl4 * bOOlO4 lz>O Oil 4'bOlOO4 ' fc>OlO L 4 '匕O T TO 4 * bOTl1 4 ' t>T OOC T d OO 1 4'QlOlO 4 ' b

10、l O 1 1_ 4biIQO q"bLlO1 4 * bZLllO4 ' 1=>1 T 1 r de 土 0 u丄七 e ccLu a.啟 e cn dTTioC u ZL 0NV4 - M< = 4 IM V = 4 * NV=4 - T< = 4 NV 衛(wèi) * MV=4 Mv = 4 NVw 叫-bJC4 Z0 = 4 MV = 4 *N<r= 4 N< 4 = 4 *12)0 001 * 匕OOlOJ tzji O oil# 匕口丄OO fQOlO1F to O 1 1 O 7 L). o ITT; bT OOO ; s oon ；0 T

11、 0 丄I 0I 0 0 11 1丄01_丄tsOOOO ； roooox 匕丄1 1 o匸 tzjQOOQ 7圖中元件MUX是由 verilog源代碼編寫(xiě)以下為其程序:input S;input 3:0 AO Al; output 3:0B;reg 3;01B;a丄ways y(S,AO,Al,B) case (S)I'bl :B<=71；lbOB<=AO；default : EV=4'bOOOO;endmodulA圖中元件DFF4是4位寄存器，寄存器在數(shù)字電路中，是用來(lái)存放二進(jìn)制數(shù)據(jù)或 代碼的電路。寄存器是有具有存儲(chǔ)功能的觸發(fā)器組合起來(lái)的。一個(gè)觸發(fā)器可以存儲(chǔ)移位

12、二進(jìn)制代碼，存放N位二進(jìn)制代碼的寄存器，需要用 N個(gè)觸發(fā)器來(lái)構(gòu)成瀘_,-g ,- S =-f :；*M tr-011.Pirr壬斗逐二m 列花宀二.- . -P- P-IB-T- i-n - q-q-從邏輯結(jié)構(gòu)上看，移位寄存器有以下兩個(gè)顯著特征:（一）移位寄存器是由相同的寄存單元所組成的。 一般來(lái)說(shuō)是，寄存單元的個(gè)數(shù) 就是移位寄存器的位數(shù)，每個(gè)寄存單元的輸出與其相鄰的下一個(gè)寄存單元 的輸入之間的連接方式也不同。（二）所有寄存單元共用一個(gè)時(shí)鐘， 在公共時(shí)鐘的作用下，各個(gè)寄存單元的工作 時(shí)同步的。在沒(méi)輸入一個(gè)時(shí)鐘脈沖，寄存器的數(shù)據(jù)就像上或向下移動(dòng)一位。圖中元件COMP是由verilog源代碼編寫(xiě)以

13、下為其程序:1234567G9.0.1inQut 3:014;output R;37 cj- R ;日丄 wa.yG (7*R)(A)4匕工丄O1:RV丄Al; defmu丄七:R<1'40;巳口 d c 曰GorLC±rnoci-u Te4.4 500HZ 禾 n 1KHZ 的分頻50MHZ TO-4MHZ分頻的verilog源代碼以下為其程序567891011121314151617181920sRiodule Half Int Div|.clkin；clbut);/輸入輸出為4!貶bpuL clkin;output clkautjreq cnout,cin；idr

14、e clk2;integer count;pararaerer N=2;xor燦疋Ikirndm”/將輸出2分顧時(shí)鐘cltlcik2/13分頻時(shí)鐘村異或得到2占分9! always 0 (posedge cdkout)”逾出時(shí)神2分顧beginclkl<-'clcl;endalways 6(pasedge clk2 I"將時(shí)鐘(;lk2 Id分扳beginif(count=N1begin Gount<=0;clkout<=l'bl;endelsebegin count<=count+l'bl;clkout<=l'tO;en

15、dendendmodule對(duì)Halfnt_Divd的封裝如圖所示ParameterValueTypeN12Signed Integerclkin cllllkoutinst4MHT O-500HZ和 4MH To 1KHZ勺分頻的封裝DIVi丿 土號(hào)PI* M « "Q |耳 1|.畛-IRP "! Ml:CLKI甲 cointpr i qtl2-0HJ inst -htt IB- M-| ipy- |H *-11 - I |H I-LM' Fl卜叫卜I.-I 1 iri- HBi IBM r rlrirvrn' aihi i Hahl ri rr

16、tl I - hi IrirafiqiJTFm 、CLKOLHiQ1101 I'P' -呼.1 mri，普耳4 'f-q-IR-f-iPI-IP'V. I.J卜4rTOTTKRZ:劇 rtft.axm在封裝一次可得.i as 5(wJ ;0J<_5DMHZ COfHZnr I_、LK_S0CHJ '- Fu |FnslSCJ.K W l. LIJ . KIBU .KI. IL.H LIB.H 亦亍: JU也R iTRL". "PrT PR-l". f-riPmelff刪 T帚IN ,12 Si個(gè)啊erWioiirCLK

17、 CLOTCLKW4.68421BCD譯碼的verilog語(yǔ)言丄2345DTEPLM (A,Xr Y)；3:01 A；module input output 3:0 Xjr Y; reg 3 r 0J X,Y;6always (A)7Besse (A)34'BO000X,Y<=3BOOOOOOOO94 'B'OOOlX,Y<=9'EOOOOOOOi104 POO 10Y<=3EOOOOOOlO114'BOO11X,Y<=3BOOOOOOll124'BO100X,Y<=9EOOOOOlOO134 BO 101m YV

18、= 3'BOOOOOIOI144、BO110X,Y<=8SOOOOOllO154'BO111y<=8'BOOOOOlll164'BIOOOY<=3'BOOOOIOOO174'BlOOl<X, Y< = 9 E000'01 on 1y134'巳1010¥<=SOOOIOOOO194'BlOllX,YJ<=BBOOOIOOOI/20GBllOOfX,Y<=3BOOOlOOlOf214 aiioiX,¥<=DOOOlOOllF224 PlllO<X,

19、 Y< = 8 'SOO'OIOIO'Or234'BllllX, YV = S BOO'OlOlCll24default3(, Y< = 9 ' BOOOOOOOQ425endca se26endinodule9-T封裝可得如圖所示i JISPbftYA 3 OJ XG IDJvp. OJ inBtieL .JB . ! -hlBBa-.H.J- “l(fā) Lf J -4.6蜂鳴器工作原理CO與 1KHZ為進(jìn)位輸入，其中1KHZ相當(dāng)于一個(gè)高電平即為1,由CO 控制蜂鳴器，使低電平時(shí)蜂鳴器報(bào)警。1KHZCOBEE P1011104.7動(dòng)態(tài)掃

20、描計(jì)數(shù)器與位選，選擇器X4.8如下位十六進(jìn)制7段顯示譯碼器程序12£>7 39012345 丘 73901111 1-x 1111 2input 3:0 d; "4位二迸制藪 output 7:01 3sg; /5位段耳dF reg 7:0 seg;&Mays (d)case3 4 5 62 2 2LH_g七段譯碼4'hOt 3eg<= a *hcO；"S示04 * til: 3eg<= BhfSf"顯喬14'h2;3eg<= 9 Fa 4;/晶示?'h3:fihhOr/顯示苯4'h4Ise

21、gc &'h99;"顯不44'h5;seg<- 0552/ / 顯 Tn 54'hfc；5Gg<- ShZ;"S示fe4'h7：seg<= HhtSr/顯嚇74'h8:seg<= 8'hSOy/顯示34'h9;eeg<= S'"90;"顯示94'ha:eg<= 8'hE方"顯示a4'ht:seg<= S-hSJ;/顯示4'hcj seg<- G'hcS;顯示C4 ' hd; s.

22、s.g< S'hmlf/顯示:14'he:seg<- S'hSS;"握:示三4 tif: 3eq<= SFe;/顯不f: 3eg<= B ' hf f;號(hào)ndmodulc:送吏顯示的敵:I H H C_ I L XJ LJ L H H I H I H H I L J:Muxaic.0:A3. 0Y3 .0訐成段碼H H J H LJ H H I J H H LLJ H H Id 圈 0segp 0D3.OE 3FR 0G3. 0.24：r!?mi instiH【3”0SZ.D:nst諂百誦罰一尸克前詢 - LI I b ,0,、

23、0L0m-0 Ibb bLIbI - J -»J T-L.E If L. V I . I Ml.l .l-lliifa. ! . kU.Ul-U 1 > l_l d-k U>I 11 k. I h h _U I d嚴(yán) iTOrI A DIG(7 .05. 整體設(shè)計(jì)電路圖原理；該電路是由二選一門(mén)電路、初值可預(yù)置型14進(jìn)制計(jì)數(shù)器、顯示譯碼器、數(shù)碼管、500HZ的分頻組成的。撥碼開(kāi)關(guān)控制抖動(dòng)電路，當(dāng)撥碼開(kāi)關(guān)為 1 時(shí)，二選一門(mén)電路會(huì)選通加抖動(dòng)的電路當(dāng)每按一次鍵可預(yù)置型計(jì)數(shù)器計(jì)數(shù)值只增 加1,門(mén)電路會(huì)選通沒(méi)加抖動(dòng)的電路當(dāng)每按一次鍵可預(yù)置型計(jì)數(shù)器計(jì)數(shù)值增加大 于1。可預(yù)置計(jì)數(shù)器人為

24、規(guī)定初值，比如說(shuō) 4,當(dāng)每一次進(jìn)位后它從4開(kāi)始依次 增加。當(dāng)增加到13時(shí)，給輸入一個(gè)按鍵就會(huì)進(jìn)位，此時(shí)數(shù)碼管上會(huì)顯示初值4.蜂鳴器也會(huì)此時(shí)報(bào)警。從計(jì)數(shù)器出來(lái)的計(jì)數(shù)值會(huì)通過(guò)總線輸出段碼顯示在數(shù)碼管 上。.測(cè)試中出現(xiàn)的問(wèn)題 剛開(kāi)始時(shí)選通兩位數(shù)碼管顯示時(shí)，數(shù)碼管出現(xiàn)同樣的兩個(gè)數(shù)。解決方法是用verilog編寫(xiě)了一個(gè)程序，圖4.6所示，把它放在顯示譯碼器模塊 之前就解決了兩位一樣的情況。6. 引腳分配情況RMlNm1 iKir畑獨(dú)（巴1i 55f3 WIiFMtleX廠IElJEiIJW （聯(lián)1d1EirEi4tf ai.U1-E3Jtt話骯訛訓(xùn)5Fmnvr.£Eft咖申1T1E3 rrjk

25、i膽歸*HRUJC陽(yáng).曠的陽(yáng)B0 13l'單nfci一仁宓:牛險(xiǎn)RsrTfl就匸畫(huà)趣慎VIE2JEI弍丿；110 X施畑咔hk巍'!號(hào)肛說(shuō)瑯：FTUyJ町B沏.嗣；134-：c謝廠昨誦；7k耶訂山區(qū)：弐：et阻E?VJlh町Cmvr甌 ri -"c4i'i.畑-昭CJ70頊殆1毀皿IEQB1E-I汽“珂丄.F恤411£<WPKE»*肌一協(xié)EJI: * JI7. 調(diào)試在設(shè)計(jì)中毫無(wú)疑問(wèn)，會(huì)遇到許多問(wèn)題，這就需要不斷的調(diào)試，通過(guò)實(shí)踐反復(fù)的測(cè) 試，結(jié)合理論，不斷改善，才能得到預(yù)期的結(jié)果0Flow StatusQu«rtu& ITRevision Hain«Top-level Entity NameFamilyDevicelining NodaliMet timing requirement!Total Ifigic elementsTotal combinational functionsDe曲Gf