各種邏輯電平標(biāo)準(zhǔn)

1、各種邏輯電平標(biāo)準(zhǔn)在通用的電子器件設(shè)備中,TTL和CMOS電路的應(yīng)用非常廣泛。但是面對(duì)現(xiàn)在系統(tǒng)日益復(fù)雜,傳輸?shù)臄?shù)據(jù)量越來越大,實(shí)時(shí)性要求越來越高,傳輸距離越來越長(zhǎng)的發(fā)展趨勢(shì),掌握高速數(shù)據(jù)傳輸?shù)倪壿嬰娖街R(shí)和設(shè)計(jì)能力就顯得更加迫切了。5V TTL和5V CMOS邏輯電平是通用的邏輯電平。·3.3V及以下的邏輯電平被稱為低電壓邏輯電平,常用的為L(zhǎng)VTTL電平。·低電壓的邏輯電平還有2.5V和1.8V兩種。·ECL/PECL和LVDS是差分輸入輸出。·RS-422/485和RS-232是串口的接口標(biāo)準(zhǔn), RS-422/485是差分輸入常用電平標(biāo)準(zhǔn)現(xiàn)在常用的電平標(biāo)

2、準(zhǔn)有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等,還有一些速度比較高的LVDS、GTL、PGTL、CML、HSTL、SSTL 等。下面簡(jiǎn)單介紹一下各自的供電電源、電平標(biāo)準(zhǔn)以及使用注意事項(xiàng)。TTL:Transistor-Transistor Logic 三極管結(jié)構(gòu)。Vcc:5V;VOH>=2.4V;VOL<=0.5V;VIH>=2V;VIL<=0.8V。因?yàn)?.4V與5V之間還有很大空閑,對(duì)改善噪聲容限并沒什么好處,又會(huì)白白增大系統(tǒng)功耗,還會(huì)影響速度。所以后來就把一部分“砍”掉了。也就是后面的LVTTL。LVTTL又

3、分3.3V、2.5V以及更低電壓的LVTTL(Low Voltage TTL。3.3V LVTTL:Vcc:3.3V;VOH>=2.4V;VOL<=0.4V;VIH>=2V;VIL<=0.8V。2.5V LVTTL:Vcc:2.5V;VOH>=2.0V;VOL<=0.2V;VIH>=1.7V;VIL<=0.7V。更低的LVTTL不常用。多用在處理器等高速芯片,使用時(shí)查看芯片手冊(cè)就OK了。TTL使用注意:TTL電平一般過沖都會(huì)比較嚴(yán)重,可能在始端串22歐或33歐電阻;TTL電平輸入腳懸空時(shí)是內(nèi)部認(rèn)為是高電平。要下拉的話應(yīng)用1k以下電阻下拉。TTL輸

4、出不能驅(qū)動(dòng)CMOS輸入。CMOS:Complementary Metal Oxide Semiconductor PMOS+NMOS。Vcc:5V;VOH>=4.45V;VOL<=0.5V;VIH>=3.5V;VIL<=1.5V。相對(duì)TTL有了更大的噪聲容限,輸入阻抗遠(yuǎn)大于TTL輸入阻抗。對(duì)應(yīng)3.3V LVTTL,出現(xiàn)了LVCMOS,可以與3.3V的LVTTL直接相互驅(qū)動(dòng)。3.3V LVCMOS:Vcc:3.3V;VOH>=3.2V;VOL<=0.1V;VIH>=2.0V;VIL<=0.7V。2.5V LVCMOS:Vcc:2.5V;VOH>

5、;=2V;VOL<=0.1V;VIH>=1.7V;VIL<=0.7V。CMOS使用注意:CMOS結(jié)構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu),當(dāng)輸入或輸入管腳高于VCC一定值(比如一些芯片是0.7V時(shí),電流足夠大的話,可能引起閂鎖效應(yīng),導(dǎo)致芯片的燒毀。ECL:Emitter Coupled Logic 發(fā)射極耦合邏輯電路(差分結(jié)構(gòu)Vcc=0V;Vee:-5.2V;VOH=-0.88V;VOL=-1.72V;VIH=-1.24V;VIL=-1.36V。速度快,驅(qū)動(dòng)能力強(qiáng),噪聲小,很容易達(dá)到幾百M(fèi)的應(yīng)用。但是功耗大,需要負(fù)電源。為簡(jiǎn)化電源,出現(xiàn)了PECL(ECL結(jié)構(gòu),改用正電壓供電和LVPECL。P

6、ECL:Pseudo/Positive ECLLVPECL:Low Voltage PECLECL、PECL、LVPECL使用注意:不同電平不能直接驅(qū)動(dòng)。中間可用交流耦合、電阻網(wǎng)絡(luò)或?qū)Ｓ眯酒M(jìn)行轉(zhuǎn)換。以上三種均為射隨輸出結(jié)構(gòu),必須有電阻拉到一個(gè)直流偏置電壓。(如多用于時(shí)鐘的LVPECL:直流匹配時(shí)用130歐上拉,同時(shí)用82歐下拉;交流匹配時(shí)用82歐上拉,同時(shí)用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。前面的電平標(biāo)準(zhǔn)擺幅都比較大,為降低電磁輻射,同時(shí)提高開關(guān)速度又推出LVDS 電平標(biāo)準(zhǔn)。LVDS:Low Voltage Differential Signaling差分對(duì)輸入輸出,

7、內(nèi)部有一個(gè)恒流源3.5-4mA,在差分線上改變方向來表示0和1。通過外部的100歐匹配電阻(并在差分線上靠近接收端轉(zhuǎn)換為±350mV的差分電平。LVDS使用注意:可以達(dá)到600M以上,PCB要求較高,差分線要求嚴(yán)格等長(zhǎng),差最好不超過10mil(0.25mm。100歐電阻離接收端距離不能超過500mil,最好控制在300mil以內(nèi)。其他的一些:CML:是內(nèi)部做好匹配的一種電路,不需再進(jìn)行匹配。三極管結(jié)構(gòu),也是差分線,速度能達(dá)到3G以上。只能點(diǎn)對(duì)點(diǎn)傳輸。GTL:類似CMOS的一種結(jié)構(gòu),輸入為比較器結(jié)構(gòu),比較器一端接參考電平,另一端接輸入信號(hào)。1.2V電源供電。PGTL/GTL+:HSTL

8、是主要用于QDR存儲(chǔ)器的一種電平標(biāo)準(zhǔn):一般有V¬CCIO=1.8V 和V¬¬CCIO=1.5V。和上面的GTL相似,輸入為輸入為比較器結(jié)構(gòu),比較器一端接參考電平(VCCIO/2,另一端接輸入信號(hào)。對(duì)參考電平要求比較高(1%精度。SSTL主要用于DDR存儲(chǔ)器。和HSTL基本相同。V¬¬CCIO=2.5V,輸入為輸入為比較器結(jié)構(gòu),比較器一端接參考電平1.25V,另一端接輸入信號(hào)。對(duì)參考電平要求比較高(1%精度。HSTL和SSTL大多用在300M以下。RS232采用±12-15V供電,我們電腦后面的串口即為RS232標(biāo)準(zhǔn)。+12V表示0,-

9、12V表示1?？梢杂肕AX3232等專用芯片轉(zhuǎn)換,也可以用兩個(gè)三極管加一些外圍電路進(jìn)行反相和電壓匹配。RS485是一種差分結(jié)構(gòu),相對(duì)RS232有更高的抗干擾能力。傳輸距離可以達(dá)到上千米。 差分信號(hào)LVDS1 差分信號(hào)差分信號(hào)用一個(gè)數(shù)值來表示兩個(gè)物理量之間的差異。從嚴(yán)格意義上講,所有電壓信號(hào)都是差分的,因?yàn)橐粋€(gè)電壓只能相對(duì)于另一個(gè)電壓而言。在某些系統(tǒng)里,系統(tǒng)地被用作電壓基準(zhǔn)點(diǎn)。當(dāng)?shù)刈鳛殡妷簻y(cè)量基準(zhǔn)時(shí),這種信號(hào)規(guī)劃被稱為單端的。使用該術(shù)語是因信號(hào)采用單個(gè)導(dǎo)體上的電壓來表示的;另一方面,一個(gè)差分信號(hào)作用在兩個(gè)導(dǎo)體上。信號(hào)值是兩個(gè)導(dǎo)體間的電壓差。盡管不是非常必要,這兩個(gè)電壓的平均值還是會(huì)經(jīng)常保持一致。

10、差分信號(hào)具有如下優(yōu)點(diǎn):(1因?yàn)榭梢钥刂啤盎鶞?zhǔn)”電壓,所以很容易識(shí)別小信號(hào)。從差分信號(hào)恢復(fù)的信號(hào)值在很大程度上與地的精確值無關(guān),而在某一范圍內(nèi)。(2它對(duì)外部電磁干擾(EMI是高度免疫的。一個(gè)干擾源幾乎相同程度地影響差分信號(hào)對(duì)的每一端。既然電壓差異決定信號(hào)值,這樣將忽視在兩個(gè)導(dǎo)體上出現(xiàn)的任何同樣干擾。(3在一個(gè)單電源系統(tǒng),能夠從容精確地處理雙極信號(hào)。為了處理單端、單電源系統(tǒng)的雙極信號(hào),必須在地與電源干線之間任意電壓處(通常是中點(diǎn)建立一個(gè)虛地。用高于虛地的電壓表示正極信號(hào),低于虛地的電壓表示負(fù)極信號(hào)。必須把虛地正確分布到整個(gè)系統(tǒng)里。而對(duì)于差分信號(hào),不需要這樣一個(gè)虛地,這就使處理和傳播雙極信號(hào)有一個(gè)高

11、逼真度,而無須依賴虛地的穩(wěn)定性。LVDS、PECL、RS-422等標(biāo)準(zhǔn)都采取差分傳輸方式。2 LVDS總線LVDS(Low Voltage Differential Signaling是一種小振幅差分信號(hào)技術(shù)。LVDS在兩個(gè)標(biāo)準(zhǔn)中定義:1996年3月通過的IEEE P1596.3主要面向SCI(Scalable Coherent Interface,定義了LVDS的電特性,還定義了SCI協(xié)議中包交換時(shí)的編碼;1995年11月通過的ANSI/EIA/EIA-644主要定義了LVDS的電特性,并建議655Mbps的最大速率和1.923Gbps 的小失真理論極限速率。在兩個(gè)標(biāo)準(zhǔn)中都指定了與傳輸介質(zhì)無

12、關(guān)的特性。只要傳輸介質(zhì)在指定的噪聲容限和可允許時(shí)鐘偏斜的范圍內(nèi)發(fā)送信號(hào)到接收器,接口都能正常工作?？捎糜诜?wù)器、可堆壘集線器、無線基站、ATM交換機(jī)及高分辨率顯示等,也可用于通信系統(tǒng)的設(shè)計(jì)。2.1 LVDS工作原理 圖1為L(zhǎng)VDS的原理簡(jiǎn)圖,其驅(qū)動(dòng)器由一個(gè)恒流源(通常為3.5mA驅(qū)動(dòng)一對(duì)差分信號(hào)線組成。在接收端有一個(gè)高的直流輸入阻抗(幾乎不會(huì)消耗電流,幾乎全部的驅(qū)動(dòng)電流將流經(jīng)100的接收端電阻在接收器輸入端產(chǎn)生約350mV的電壓。當(dāng)驅(qū)動(dòng)狀態(tài)反轉(zhuǎn)時(shí),流經(jīng)電阻的電流方向改變,于是在接收端產(chǎn)生有效的“0”或“1”邏輯狀態(tài)。2.2 LVDS技術(shù)優(yōu)勢(shì)(1高速度:LVDS技術(shù)的恒流源模式低擺幅輸出意味著L

13、VDS能高速切換數(shù)據(jù)。例如,對(duì)于點(diǎn)到點(diǎn)的連接,傳輸速率可達(dá)數(shù)百M(fèi)bps。(2高抗噪性能:噪聲以共模方式在一對(duì)差分線上耦合出現(xiàn),并在接收器中相減從而可消除噪聲。這也是差分傳輸技術(shù)的共同特點(diǎn)。(3低電壓擺幅:使用非常低的幅度信號(hào)(約350mV通過一對(duì)差分PCB走線或平衡電纜傳輸數(shù)據(jù)。LVDS的電壓擺幅是PECL的一半,是RS-422的1/10;由于是低擺幅差分信號(hào)技術(shù),其驅(qū)動(dòng)和接收不依賴于供電電壓,因此,LVDS可應(yīng)用于低電壓系統(tǒng)中,如5V、3.3V甚至2.5V。(4低功耗:接收器端的100阻抗功率僅僅為1.2mV。RS-422接收器端的100阻抗功率為90mV,是LVDS的75倍!LVDS器件采

14、用CMOS工藝制造,CMOS工藝的靜態(tài)功耗極小。LVDS驅(qū)動(dòng)器和接收器所需的靜態(tài)電流大約是PECL/ECL器件的1/10。LVDS 驅(qū)動(dòng)器采用恒流源驅(qū)動(dòng)模式,這種設(shè)計(jì)可以減少1cc中的頻率成分。從1cc與頻率關(guān)系曲線圖上可以看到在10MHz100MHz之間,曲線比較平坦;而TTL/CMOS以及GTL接收器件的動(dòng)態(tài)電流則隨著頻率地增加呈指數(shù)增長(zhǎng),因?yàn)楣β适请娏鞯亩魏瘮?shù),所以動(dòng)態(tài)功耗將隨著頻率的提高而大幅度提高(見圖2。 (5低成本:LVDS芯片是標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)技術(shù),集成度高;接收端阻抗小,連線簡(jiǎn)單,節(jié)省了電阻電容等外圍元件;低能耗;LVDS總線串行傳輸數(shù)據(jù),LVDS芯片內(nèi)部集成了串化器或

15、解串器,與并行數(shù)據(jù)互聯(lián)相比,節(jié)省了約50%的電纜、接口及PCB制作成本。此外,由于連接關(guān)系大大簡(jiǎn)化,也節(jié)省了空間。(6低噪聲:由于兩條信號(hào)線周圍的電磁場(chǎng)相互抵消,故比單線信號(hào)傳輸電磁輻射小得多。恒流源驅(qū)動(dòng)模式不易產(chǎn)生振鈴和切換尖鋒信號(hào),進(jìn)一步降低了噪聲。1 幾種常用高速邏輯電平LVDS(Low Voltage Differential Signal即低電壓差分信號(hào),LVDS接口又稱RS644芟囈涌冢?0世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。LVDS的典型工作原理如圖1所示。最基本的LVDS器件就是LVDS驅(qū)動(dòng)器和接收器。LVDS的驅(qū)動(dòng)器由驅(qū)動(dòng)差分線對(duì)的電流源組成,電流通常為3.5 mA。

16、LVDS接收器具有很高的輸入阻抗,因此驅(qū)動(dòng)器輸出的大部分電流都流過100 的匹配電阻,并在接收器的輸入端產(chǎn)生大約350 mV的電壓。當(dāng)驅(qū)動(dòng)器翻轉(zhuǎn)時(shí),它改變流經(jīng)電阻的電流方向,因此產(chǎn)生有效的邏輯“1”和邏輯“0”狀態(tài)。 LVDS技術(shù)在兩個(gè)標(biāo)準(zhǔn)中被定義:ANSI/TIA/EIA644 (1995年11月通過和IEEE P1596.3 (1996年3月通過。這兩個(gè)標(biāo)準(zhǔn)中都著重定義了LVDS的電特性,包括:低擺幅(約為350 mV。低電流驅(qū)動(dòng)模式意味著可實(shí)現(xiàn)高速傳輸。ANSI/TIA/EIA644建議了655 Mb/s的最大速率和1.923 Gb/s的無失真通道上的理論極限速率。低壓擺幅。恒流源電流驅(qū)

17、動(dòng),把輸出電流限制到約為3.5 mA左右,使跳變期間的尖峰干擾最小,因而產(chǎn)生的功耗非常小。這允許集成電路密度的進(jìn)一步提高,即提高了PCB板的效能,減少了成本。具有相對(duì)較慢的邊緣速率(dV/dt約為0.300 V/0.3 ns,即為1 V/ns,同時(shí)采用差分傳輸形式,使其信號(hào)噪聲和EMI都大為減少,同時(shí)也具有較強(qiáng)的抗干擾能力。所以,LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。LVDS的應(yīng)用模式可以有四種形式:單向點(diǎn)對(duì)點(diǎn)(point to point,這是典型的應(yīng)用模式。雙向點(diǎn)對(duì)點(diǎn)(point to point,能通過一對(duì)雙絞線實(shí)現(xiàn)雙向的半雙工通信?？梢杂蓸?biāo)準(zhǔn)的LVDS的驅(qū)動(dòng)器和接收器構(gòu)

18、成;但更好的辦法是采用總線LVDS驅(qū)動(dòng)器,即BLVDS,這是為總線兩端都接負(fù)載而設(shè)計(jì)的。多分支形式(multidrop,即一個(gè)驅(qū)動(dòng)器連接多個(gè)接收器。當(dāng)有相同的數(shù)據(jù)要傳給多個(gè)負(fù)載時(shí),可以采用這種應(yīng)用形式。多點(diǎn)結(jié)構(gòu)(multipoint。此時(shí)多點(diǎn)總線支持多個(gè)驅(qū)動(dòng)器,也可以采用BLVDS驅(qū)動(dòng)器。它可以提供雙向的半雙工通信,但是在任一時(shí)刻,只能有一個(gè)驅(qū)動(dòng)器工作。因而發(fā)送的優(yōu)先權(quán)和總線的仲裁協(xié)議都需要依據(jù)不同的應(yīng)用場(chǎng)合,選用不同的軟件協(xié)議和硬件方案。為了支持LVDS的多點(diǎn)應(yīng)用,即多分支結(jié)構(gòu)投嗟憬峁梗?001年新推出的多點(diǎn)低壓差分信號(hào)(MLVDS國(guó)際標(biāo)準(zhǔn)ANSI/TIA/EIA 8992001,規(guī)定了用于

19、多分支結(jié)構(gòu)和多點(diǎn)結(jié)構(gòu)的MLVDS器件的標(biāo)準(zhǔn),目前已有一些MLVDS器件面世。LVDS技術(shù)的應(yīng)用領(lǐng)域也日漸普遍。在高速系統(tǒng)內(nèi)部、系統(tǒng)背板互連和電纜傳輸應(yīng)用中,驅(qū)動(dòng)器、接收器、收發(fā)器、并串轉(zhuǎn)換器/串并轉(zhuǎn)換器以及其他LVDS器件的應(yīng)用正日益廣泛。接口芯片供應(yīng)商正推進(jìn)LVDS作為下一代基礎(chǔ)設(shè)施的基本構(gòu)造模塊,以支持手機(jī)基站、中心局交換設(shè)備以及網(wǎng)絡(luò)主機(jī)和計(jì)算機(jī)、工作站之間的互連。ECL(EmitterCoupled Logic即射極耦合邏輯,是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口電路,如圖2所示。 ECL電路的最大特點(diǎn)是其基本門電路工作在非飽和狀態(tài),因此ECL又稱為非飽和性邏輯。也正因?yàn)槿绱?ECL電路的

20、最大優(yōu)點(diǎn)是具有相當(dāng)高的速度。這種電路的平均延遲時(shí)間可達(dá)幾個(gè)ns數(shù)量級(jí)甚至更少。傳統(tǒng)的ECL以VCC為零電壓,VEE為-5.2 V電源,VOH=VCC-0.9 V=-0.9 V,VOL=VCC-1.7 V=-1.7 V,所以ECL電路的邏輯擺幅較小(僅約0.8 V。當(dāng)電路從一種狀態(tài)過渡到另一種狀態(tài)時(shí),對(duì)寄生電容的充放電時(shí)間將減少,這也是ECL電路具有高開關(guān)速度的重要原因。另外,ECL電路是由一個(gè)差分對(duì)管和一對(duì)射隨器組成的,所以輸入阻抗大,輸出阻抗小,驅(qū)動(dòng)能力強(qiáng),信號(hào)檢測(cè)能力高,差分輸出,抗共模干擾能力強(qiáng);但是由于單元門的開關(guān)管對(duì)是輪流導(dǎo)通的,對(duì)整個(gè)電路來講沒有“截止”狀態(tài),所以電路的功耗較大。如

21、果省掉ECL電路中的負(fù)電源,采用正電源的系統(tǒng)(+5 V,可將VCC接到正電源而VEE接到零點(diǎn)。這樣的電平通常被稱為PECL(Positive Emitter Coupled Logic。如果采用+3.3 V供電,則稱為L(zhǎng)VPECL。當(dāng)然,此時(shí)高低電平的定義也是不同的。它的電路如圖3、4所示。其中,輸出射隨器工作在正電源范圍內(nèi),其電流始終存在。這樣有利于提高開關(guān)速度,而且標(biāo)準(zhǔn)的輸出負(fù)載是接50至VCC-2 V的電平上。在使用PECL 電路時(shí)要注意加電源去耦電路,以免受噪聲的干擾。輸出采用交流耦合還是直流耦合,對(duì)負(fù)載網(wǎng)絡(luò)的形式將會(huì)提出不同的需求。直流耦合的接口電路有兩種工作模式:其一,對(duì)應(yīng)于近距離

22、傳送的情況,采用發(fā)送端加到地偏置電阻,接收端加端接電阻模式;其二,對(duì)應(yīng)于較遠(yuǎn)距離傳送的情況,采用接收端通過電阻對(duì)提供截止電平VTT 和50 的匹配負(fù)載的模式。以上都有標(biāo)準(zhǔn)的工作模式可供參考,不必贅述。對(duì)于交流耦合的接口電路,也有一種標(biāo)準(zhǔn)工作模式,即發(fā)送端加到地偏置電阻,耦合電容靠近發(fā)送端放置,接收端通過電阻對(duì)提供共模電平VBB 和50 的匹配負(fù)載的模式。(PECL是高速領(lǐng)域內(nèi)一種十分重要的邏輯電路,它的優(yōu)良特性使它廣泛應(yīng)用于高速計(jì)算機(jī)、高速計(jì)數(shù)器、數(shù)字通信系統(tǒng)、雷達(dá)、測(cè)量?jī)x器和頻率合成器等方面。CML電平是所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種。其輸入和輸出是匹配好的,減少了外圍器件,適合于更高頻段工

23、作。它的輸出結(jié)構(gòu)如圖5所示。CML 接口典型的輸出電路是一個(gè)差分對(duì)形式。該差分對(duì)的集電極電阻為50 ,輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對(duì)的開關(guān)控制的。差分對(duì)的發(fā)射極到地的恒流源典型值為16 mA。假定CML的輸出負(fù)載為一個(gè)50 上拉電阻,則單端CML輸出信號(hào)的擺幅為VCCVCC-0.4 V。在這種情況下,差分輸出信號(hào)擺幅為800 mV。信號(hào)擺幅較小,所以功耗很低,CML接口電平功耗低于ECL的1/2,而且它的差分信號(hào)接口和ECL、LVDS 電平具有類似的特點(diǎn)。CML到CML之間的連接分兩種情況:當(dāng)收發(fā)兩端的器件使用相同的電源時(shí),CML 到CML可以采用直流耦合方式,不用加任何器件;當(dāng)收發(fā)兩端器件采用不同電源時(shí),一般要考慮交流耦合,中間加耦合電容(注意這時(shí)選用的耦合電容要足夠大,以避免在較長(zhǎng)連0 或連1 情況出現(xiàn)時(shí),接收端差分電壓變小。 但它也有些不足,即由于自身驅(qū)動(dòng)能力有限,CML更適于芯片間較短距離的連接,而且CML接口實(shí)現(xiàn)方式不同用戶間差異較大,所以現(xiàn)有器件提供CML接口的數(shù)目還不是非常多。2 各種邏輯電平之間的比較和互連轉(zhuǎn)化這幾種高速邏輯電平在目前都有應(yīng)用,但它們?cè)诳?/p>