基于FPGA瞬變微光能量探測(cè)系統(tǒng)的數(shù)據(jù)采集和存儲(chǔ)設(shè)計(jì)

1、    基于FPGA瞬變微光能量探測(cè)系統(tǒng)的數(shù)據(jù)采集和存儲(chǔ)設(shè)計(jì)        梁義濤1，2，汶德勝1，王 宏 時(shí)間:2008年04月11日     字 體: 大 中 小        關(guān)鍵詞:        摘要：關(guān)鍵詞： FPGA ADC FIFO 數(shù)據(jù)采集在傳統(tǒng)數(shù)據(jù)采集系統(tǒng)中，

2、通常采用單片機(jī)或DSP作為CPU，控制ADC、存儲(chǔ)器和其他外圍電路工作。單片機(jī)和DSP的各種功能要靠軟件的運(yùn)行來實(shí)現(xiàn)。執(zhí)行的速度和效率受到很大限制，軟件運(yùn)行時(shí)間在整個(gè)采樣時(shí)間中占很大的比例1。近年來，隨著FPGA技術(shù)的逐步完善和數(shù)據(jù)采集系統(tǒng)的發(fā)展，以FPGA為系統(tǒng)核心進(jìn)行數(shù)據(jù)采集和存儲(chǔ)的應(yīng)用系統(tǒng)方案被廣泛采納。FPGA具有單片機(jī)和DSP無法比擬的優(yōu)勢(shì)：FPGA時(shí)鐘頻率高，內(nèi)部時(shí)延?。蝗靠刂七壿嫼蜁r(shí)序由硬件完成，速度快，效率高；組成形式靈活，可以集成外圍控制、譯碼和接口電路。本設(shè)計(jì)基于FPGA技術(shù)，針對(duì)特定的目標(biāo)信號(hào)瞬變微光信號(hào)，提出數(shù)據(jù)采集與存儲(chǔ)實(shí)現(xiàn)方案并搭建硬件電路，經(jīng)仿真和實(shí)驗(yàn)驗(yàn)證了方案

3、的可行性。1 目標(biāo)特性分析和前端處理空間對(duì)地探測(cè)瞬變微光輻射能量研究始于上世紀(jì)80年代。目前，國外已有多個(gè)系統(tǒng)投入運(yùn)行。國內(nèi)相關(guān)的理論研究也早已開展，但實(shí)際系統(tǒng)的研發(fā)還屬空白。系統(tǒng)中將感興趣的目標(biāo)事件分為三類：背景信號(hào)探測(cè)、瞬變光單峰信號(hào)探測(cè)、瞬變光雙峰信號(hào)探測(cè)。背景信號(hào)屬低高斯限帶白噪聲，變化緩慢，可看作一緩變直流信號(hào)，可采用較慢的均勻頻率采樣。單峰信號(hào)的上升和下降速度都很快，能量一般較雙峰信號(hào)低，必須以較快的固定頻率采集以免丟失信息。雙峰信號(hào)的第一峰上升、下降都很快，屬信號(hào)的高頻部分；第二峰變化緩慢，是信號(hào)的低頻部分，峰值能量高信號(hào)持續(xù)時(shí)間長。據(jù)此特點(diǎn)，本設(shè)計(jì)采用變頻技術(shù)采集雙峰信號(hào)的方案

4、，采樣點(diǎn)先密后疏，保證采集過程有較一致的測(cè)量精度和減少對(duì)數(shù)據(jù)存儲(chǔ)容量的要求。2 數(shù)據(jù)采集和存儲(chǔ)的硬件構(gòu)成2.1 數(shù)據(jù)采集的基本構(gòu)架和實(shí)現(xiàn)方案2.2 現(xiàn)場(chǎng)可編程門陣列器件FPGA本設(shè)計(jì)選用Altera的EPF10K10LC84-4，配置EPC2。使用QuartusII對(duì)程序編譯，結(jié)果如圖2所示，表明程序大小與FPGA資源搭配較為合適。2.3 A/D轉(zhuǎn)換器由于目標(biāo)信號(hào)動(dòng)態(tài)范圍很大（約60db），不同信號(hào)經(jīng)過前端處理后存在一定的差異，需要選擇高精度、大動(dòng)態(tài)范圍的ADC完成采樣。本設(shè)計(jì)ADC選擇ADI公司的14bit AD679KN，在異步單極性采樣模式下工作。AD679的輸出是8位的。010V的模擬

5、量被量化為14位數(shù)據(jù)，在數(shù)據(jù)低兩位補(bǔ)零，分為高8位和低8位，輸出使能oe兩個(gè)時(shí)鐘和hbe高低字節(jié)電平控制輸出2。選用該器件可充分利用FPGA內(nèi)部資源，減少PCB制作壓力，提高系統(tǒng)集成度。2.4 先進(jìn)先出緩沖器FIFO由于并行通信較串行通信速度快的特點(diǎn)，使之成為多數(shù)實(shí)時(shí)系統(tǒng)的選擇3。并行通信的實(shí)現(xiàn)主要采用三種方式：緩存器、雙口RAM和FIFO。緩存器方式存儲(chǔ)數(shù)據(jù)量小，需要采用嚴(yán)格的通信協(xié)議才能保證數(shù)據(jù)的正確傳輸；雙口RAM方式速度快，但需要占用FPGA大量而寶貴的I/O口資源；FIFO方式速度同雙口RAM一樣，由于沒有地址總線，不會(huì)產(chǎn)生地址沖突，接口電路簡潔且不占用系統(tǒng)地址資源。在實(shí)際應(yīng)用中，存

6、儲(chǔ)單元選用IDT公司生產(chǎn)的CMOS型異步FIFOIDT7203L25TPI實(shí)現(xiàn)。此器件是8位單向異步FIFO的典型芯片，容量為2048×9bit，存取時(shí)間為25ns，是一種高速、低功耗的先進(jìn)先出雙端口存儲(chǔ)緩沖器4。芯片本身具有較完善的控制邏輯，應(yīng)用方便可靠。3 軟件模塊設(shè)計(jì)FPGA內(nèi)部資源劃分如圖3所示。(1)控制模塊：接收下位機(jī)控制指令，解析為工作模式、觸發(fā)閾值和其他前端預(yù)處理電路控制字傳送到其他模塊。該模塊設(shè)定有默認(rèn)的工作模式等參數(shù)，當(dāng)上電復(fù)位且系統(tǒng)控制指令未發(fā)出時(shí)，或者系統(tǒng)前后指令有誤時(shí)，F(xiàn)PGA使用默認(rèn)工作狀態(tài)控制各部分工作，確保系統(tǒng)仍能運(yùn)行，提高系統(tǒng)可靠性。(2)分頻器：由

7、系統(tǒng)主頻分出其他模塊所需的工作頻率。(3)采樣頻率發(fā)生器：采樣使能ens有效時(shí)，輸出默認(rèn)的采樣頻率，采樣數(shù)據(jù)送到識(shí)別檢測(cè)模塊。當(dāng)發(fā)現(xiàn)有信號(hào)發(fā)生時(shí)，根據(jù)工作模式參數(shù)給出相應(yīng)的采樣頻率。一次數(shù)據(jù)采集和存儲(chǔ)完成后，ens無效，屏蔽采樣。待FIFO被清空后，ens有效，重新允許采樣。ens控制邏輯如圖4所示。(4)數(shù)據(jù)鎖存和識(shí)別檢測(cè)：根據(jù)ADC的采樣結(jié)束脈沖eoc，給出ADC的高低位控制脈沖hbe和輸出使能脈沖oe，將采樣數(shù)據(jù)鎖存，送向識(shí)別檢測(cè)模塊。識(shí)別檢測(cè)模塊包含了判斷信號(hào)是否發(fā)生的識(shí)別算法。當(dāng)檢測(cè)到有信號(hào)發(fā)生時(shí)，鎖存模塊給出寫FIFO的脈沖wr，將數(shù)據(jù)寫入FIFO，同時(shí)開始計(jì)時(shí)。計(jì)時(shí)時(shí)間到，則停止

8、寫FIFO；觸發(fā)ens無效屏蔽采樣脈沖。等待FIFO清空。數(shù)據(jù)采樣與存儲(chǔ)控制流程如圖5所示。4 仿真與試驗(yàn)結(jié)果這里給出基于Altera的QuartusII和FLEX10K10LC84-4的仿真和實(shí)驗(yàn)結(jié)果。圖6為變頻采樣時(shí)，采樣頻率與其他信號(hào)關(guān)系及其時(shí)序波形。先以默認(rèn)的采樣頻率進(jìn)行采樣，當(dāng)探測(cè)到有信號(hào)發(fā)生時(shí)（siggen變?yōu)楦唠娖剑_始輸出經(jīng)過變頻的采樣頻率，每32個(gè)點(diǎn)，2分頻一次，直到采足要求的數(shù)據(jù)為止。采樣時(shí)間到后，siggen信號(hào)也隨之成無效；信號(hào)ens屏蔽采樣時(shí)鐘。待到FIFO被清空后，ens有效，恢復(fù)輸出默認(rèn)采樣時(shí)鐘，重新開始采樣、識(shí)別和存儲(chǔ)工作。圖7所示為以固定頻率采樣時(shí)，hbe、

9、oe和wr的時(shí)序關(guān)系。采樣數(shù)據(jù)先送入鎖存模塊。經(jīng)識(shí)別算法處理，當(dāng)探測(cè)到信號(hào)后，siggen信號(hào)變高電平，開始給出寫脈沖，向FIFO輸出數(shù)據(jù)，給出第一個(gè)寫脈沖后開始計(jì)時(shí)（timeout信號(hào)高電平有效）。輸入數(shù)據(jù)din傳到輸出數(shù)據(jù)線outdout上。根據(jù)軟件功能設(shè)計(jì)，搭建了相應(yīng)的硬件電路并在實(shí)驗(yàn)室實(shí)際進(jìn)行了測(cè)試。圖8為示波器顯示的各信號(hào)波形。從圖中可看出它們的相互時(shí)序關(guān)系符合系統(tǒng)設(shè)計(jì)和器件要求。各子圖中，示波器通道1波形對(duì)應(yīng)圖標(biāo)前面的信號(hào)。需要注意的是，AD679開始轉(zhuǎn)換信號(hào)sc脈沖的低電平持續(xù)時(shí)間最好不要超過6.3s，否則，每6.3s會(huì)在eoc腳出現(xiàn)一個(gè)毛刺影響數(shù)據(jù)輸出。因此，當(dāng)采樣頻率周期超過

10、10s后，需要調(diào)整信號(hào)占空比，確保低電平在6.3s內(nèi)。按照實(shí)際工程要求，完成了軟件編程、仿真和外圍硬件電路的搭建，實(shí)現(xiàn)了瞬變微光能量探測(cè)系統(tǒng)的數(shù)據(jù)采集和存儲(chǔ)設(shè)計(jì)方案。軟件仿真結(jié)果與設(shè)計(jì)方案吻合，功能較為完善。硬件測(cè)試結(jié)果說明設(shè)計(jì)方案可行，系統(tǒng)運(yùn)行穩(wěn)定可靠。在實(shí)際工程應(yīng)用中，很多系統(tǒng)會(huì)對(duì)采樣和存儲(chǔ)功能有特殊要求，加以約束。對(duì)于這些系統(tǒng)的設(shè)計(jì)，此方案也有一定的參考價(jià)值。參考文獻(xiàn)1 徐海軍，葉衛(wèi)東.FPGA在高性能數(shù)據(jù)采集系統(tǒng)中的應(yīng)用J.計(jì)算機(jī)技術(shù)與應(yīng)用，2005；25(1)：40432 14-Bit 128kSPS Complete Sampling ADC AD679 DatasheetZAnalog Devices Comp，20033 金 明，羅飛路，朱霞輝等.