軟件無線電發(fā)射機的FPGA實現(xiàn)(1)

1、    軟件無線電發(fā)射機的FPGA實現(xiàn)(1)    本文以軟件無線電理論為指導，以/4 DQPSK調制為特例，重點介紹了軟件無線電發(fā)射機數(shù)字信號處理部分在FPGA上的實現(xiàn)，主包括數(shù)據(jù)映射、成形濾波、CIC插值濾波和NCO等。在設計上使用了基于多相濾波和單MAC的成形濾波器及高效CIC插值濾波器，使性能和資源占用率獲得了較好的突破。與專用芯片相比，用FPGA實現(xiàn)的軟件無線電發(fā)射機更具靈活性。 關鍵詞： 軟件無線電 發(fā)射機 /4 DQPSK調制 現(xiàn)場可編程門陣列 多相濾波 一、引言軟件無線電是近幾年在無線通信領域提出的

2、一種新的通信系統(tǒng)體系結構，其基本思想是以開發(fā)性、可擴展、結構最簡的硬件為通用平臺，把盡可能多的通信功能用可升級、可替換的軟件來實現(xiàn)。這一新概念一經(jīng)提出，就得到了全世界無線電領域的廣泛關注。由于它所具有的靈活性、開放性等特點，不僅在軍、民無線通信中獲得了應用，而且還被推廣到其它領域。FPGA (現(xiàn)場可編程門陣列) 是上世紀80年代中期出現(xiàn)的一類新型可編程器件。應用FPGA設計功能電路時，可以讓人們的思路從傳統(tǒng)的以單片機或DSP芯片為核心的系統(tǒng)集成型轉向單一專用芯片型設計。FPGA技術的發(fā)展使單個芯片上集成的邏輯門數(shù)目越來越多，實現(xiàn)的功能越來越復雜，人們通過硬件編程設計和研制ASIC，可以極大地提

3、高芯片的研制效率，降低開發(fā)費用?；谏鲜鰞?yōu)點，用FPGA實現(xiàn)軟件無線電發(fā)射機，不僅降低了產品成本，減小了設備體積，滿足了系統(tǒng)的需，而且比專用芯片具有更大的靈活性和可控性。在資源允許下，還可以實現(xiàn)多路調制，并能對每一路發(fā)射信號的幅度和相位進行細調，這也是實現(xiàn)3G智能波束跟蹤算法的基礎。本文在設計上使用了基于多相濾波和單MAC的成形濾波器和高效CIC插值濾波器，充分考慮了性能和資源占用率的關系，并用MATLAB仿真出各模塊最佳的輸入輸出位數(shù)，從而實現(xiàn)了資源占用最少而性能最佳的目的。整個設計利用安立公司的PHS專用測試儀MT8801C對其頻譜、眼圖、星座圖和其它各項發(fā)射指標進行測試，均達到或超過專用

4、TSP芯片AD6623的效果。 二、軟件無線電發(fā)射機數(shù)學模型軟件無線電發(fā)射機是軟件無線電兩大組成部分之一，它的主功能是把需發(fā)射或傳輸?shù)挠脩粜畔⒔?jīng)基帶處理上變頻，調到規(guī)定的載頻上，再通過功率放大后送至天線，把電信號轉換為空間傳播的無線電信號，發(fā)向空中或經(jīng)傳輸介質送到接收方的接收端，由其進行接收解調。其基本組成如圖1所示。本設計做是用FPGA實現(xiàn)其中的基帶調制和上變頻部分。眾所周知，任何一個無線電信號可表示為 式中，a(t)、(t)分別表示該信號的幅度調制信息和相位調制信息，f0為信號載頻。對式(1)進行數(shù)字化，可得： 式中，Ts=1/fs為采樣間隔。式(2)通常簡寫為 式中，0=2f0Ts為數(shù)字

5、角頻率，取值0（實信號）。為便于進行信息調制，通常把式（3）進行正交分解： 調制的方法是先根據(jù)調制方式求出I(n)、Q(n)，然后分別與兩個正交本振cos(0n)、sin（0n)相乘并求和，即可得調制信號。但為了抑制已調信號的帶外輻射，在同相和正交支路上還分別增加一個具有線性相位特性和平方根升余弦幅頻特性的低通濾波器。另外，為了使產生的基帶信號與后面的采樣速率相匹配，在進行正交調制前還必須通過內插把低速的基帶信號提升到采樣頻率上，整個實現(xiàn)過程如圖2所示。 三、軟件無線電發(fā)射機的FPGA實現(xiàn)1.調制映射的實現(xiàn)調制映射是指把串行比特流映射到星座圖上的相位點，包括串并變換、相位字累加器、延遲單元和一

6、個ROM查找表。其中相位累加器的前端輸入數(shù)據(jù)寬度為3 bit，其值可為001、011、101或111，它是由串并后的兩比特數(shù)據(jù)決定。由編碼規(guī)則可知，00對應001，01對應011，11對應101，10對應111。將累加器輸出的3 bit數(shù)據(jù)延遲1個碼元周期與前端輸入相加，并把累加器的輸出作為ROM的地址線，通過讀取ROM里事先存好的I、Q值，即達到映射的目點。上述映射方法適用于所有的數(shù)字調制，改變的只是累加器的位數(shù)、ROM的深度和內部的I、Q值。若調制方式為絕對調制，即一個星座點固定對應一個數(shù)據(jù)時，則去掉累加器和延遲單元，僅用串并后的數(shù)比特作為ROM的地址線即可。2.成形濾波器的實現(xiàn)根據(jù)PHS

7、空中接口RCR STD-28協(xié)議4，其調制的成形濾波器的幅頻特性如式（5）所示： 式中T=（1/192)×10-3s,=0.5。用MATLAB模擬上述的成形濾波器，考慮到資源占用和逼近程度，采用了40 階、系數(shù)寬度為16 bit的FIR濾波器?？紤]到成形濾波前還需5倍插值，采用了插值器的多相濾波結構，其結構圖如圖3所示。 由圖3可見，數(shù)字濾波位于內插器之前，即數(shù)字濾波在提速之前進行，這對降低數(shù)字濾波的實時性求很有好處。另外，分支濾波器（Rk(z)）階數(shù)只有原來的五分之一，有利于提高運算精度，降低對字長的求。將原有的40個濾波器系數(shù)分成5組，得h(5n k)，其中0n7，0k4。由多相

8、濾波的公式推導可知Rk(n)= h(5n k), 0n7，0k4。由于這5個分支濾波器的結構完全相同，故只需編寫一個分支濾波器的程序，其它的只重復調用即可。后面的插值和延遲單元相當于一個多路選擇開關，其選擇速率為輸入數(shù)據(jù)速率的5倍，開關選擇的順序是從R4(z)到R3(z)、R2(z)、R1(z)、R0(z)，再到R4(z)，循環(huán)得到5倍于輸入速率的輸出數(shù)據(jù)。上述的選擇開關用簡單的狀態(tài)機即可以實現(xiàn)，難點是分支濾波器的設計。分支濾波器也就是普通的FIR濾波器，為什么說它難設計呢？原因在于分支濾波器的個數(shù)較多，是影響資源占用的關鍵因素，因此必須盡可能地降低單個分支濾波器所需的資源。FIR濾波器的設計

9、方法很多，但都是各有優(yōu)缺點。以本設計中用到的8階系數(shù)不對稱的FIR濾波器為例，基于全并行的乘累加實現(xiàn)方法需8個乘法器和7個加法器，占用資源很大，它的優(yōu)點就是速度快，單個時鐘周期就能輸出一個結果。基于DA（分布式算法）的FIR濾波器實現(xiàn)方法把傳統(tǒng)的MAC重新分別求和，再由相應的二次冪加權并累加，B(輸入數(shù)據(jù)的位寬)個時鐘周期輸出一個結果，在位寬B較小而階數(shù)較大時優(yōu)勢比較明顯，但所需的LUT較大。還有就是所用的位移寄存器實現(xiàn)起來也較費資源?；趩蝹€MAC的FIR濾波器實現(xiàn)方法只需一個乘法器和一個累加器，資源占用很少，但當階數(shù)較大時對時鐘速率求很高，為輸入數(shù)據(jù)速率的N（濾波器階數(shù)）倍。 &

10、#160;          摘 本文以軟件無線電理論為指導，以/4 DQPSK調制為特例，重點介紹了軟件無線電發(fā)射機數(shù)字信號處理部分在F         本篇論文是由3COME文檔頻道的網(wǎng)友為您在網(wǎng)絡上收集整理餅投稿至本站的，論文版權屬原作者，請不用于商業(yè)用途或者抄襲，僅供參考學習之用，否者后果自負，如果此文侵犯您的合法權益，請聯(lián)系我們。由于本模塊對資源求較高，而速率求相對較低（192×8 kHz），且本

11、設計使用了插值器的多相濾波結構，使系統(tǒng)先濾波后插值，故選擇基于單MAC的FIR設計方法。其實現(xiàn)框圖3如圖4所示。 實現(xiàn)的運算為C和X的內積，即 其中N=8，C為1×8的行矢量，X為8×1的列矢量，在FPGA內系數(shù)C和數(shù)據(jù)X均用BlOCKRAM實現(xiàn)，以節(jié)省所用的邏輯資源。不過對BLOCKRAM的讀寫控制合理有序，既保證到達乘法器的系數(shù)和數(shù)據(jù)具有對應性，又保證在下一個新數(shù)到達前，完成一次內積，輸出一個濾波結果。在乘法器后加入流水線寄存器是為了改善時序特性，減小時延。3.CIC插值濾波器的FPGA實現(xiàn)CIC濾波器即積分梳狀濾波器2，是指濾波器的單位沖激響應具有如下形式： 式中D為

12、CIC濾波器的階數(shù)，也是抽取或插值因子。根據(jù)Z變換的定義，CIC濾波器的Z變換為 將Z=ej帶入上式，得到CIC濾波器的頻率響應為 其幅頻特性如圖5所示。 其中（02/D）區(qū)間為CIC濾波器的主瓣，而其它區(qū)間為旁瓣。由圖可見隨著頻率的增大，旁瓣電平不斷減小，其中第一旁瓣電平為 可見單級CIC濾波器的旁瓣電平是比較大的，只比主瓣低13.46 dB，這就意味著阻帶衰減很差，一般難以滿足實際系統(tǒng)的求。為了降低旁瓣電平，需采用多級CIC濾波器實現(xiàn)級聯(lián)，則Q級CIC實現(xiàn)時的頻率響應為 同理可求得Q級CIC濾波器的旁瓣抑制為     為了滿足系統(tǒng)對鄰道干擾的求，設計

13、中采用了4級級聯(lián)的CIC插值濾波器，插值因子D40。由于CIC濾波器的系數(shù)全為1，設計中只需加法器、減法器和延時單元，而無需乘法器，這對于提高實時性、降低占用資源大有益處。為了便于實現(xiàn)，同時又保證每一級都不溢出，加減法器的輸入輸出位數(shù)均采用全精度。此外，為了改善FPGA的時延特性，提高系統(tǒng)的時鐘頻率，設計采用了流水線技術，在各級積分器之間插入寄存器。4.NCO的FPGA實現(xiàn)圖2中的NCO實際上是一個10.8M載波產生器。用38.4M的時鐘來分別采樣10.8M的余弦波和反正弦波得到離散值 cos (2×10.8n/38.4)和-sin(2×10.8n/38.4)，其中n為非負

14、整數(shù)，可以看出這些值具有周期性，周期為32。我們把cos(2×10.8n/38.4)和-sin(2×10.8n/38.4)(0n31)這32個數(shù)量化后存入ROM，用38.4M時鐘把這些數(shù)循環(huán)讀出，即得到所需的正交數(shù)字載波。除了上述的模塊外，還有乘法器和加法器模塊，分別用來實現(xiàn)頻譜搬移和I、Q的合并，它們與其他模塊配合，共同完成整個調制和數(shù)字上變頻。本設計選用的FPGA芯片為xilinx的xc2s200e-6pq208，以下是ISE工具產生的布局和布線報告，為單路調制的資源占用情況：    四、仿真和實測結果分析為了驗證設計的正確性，編寫testbench文件把modelsim的仿真數(shù)據(jù)保存下來，并用MATLAB對其進行頻譜分析，得到其中的一些頻譜圖如圖68所示（以/4 DQPSK調制為例）。 經(jīng)過一系列的仿真后，將程序下載到FPGA芯片中，進行硬件調試,然后利用PHS專用測試儀MT8801C對D/A輸出的/4 DQPSK調制模擬信號進行測試，得到如圖910所示的結果。 五、結論由以上的實測數(shù)據(jù)可以看出，本設計用了871個slice，完成整個調制和上變頻過程，調制的矢量誤差約0.7，鄰道干擾值約-60 dB，結果令人滿意。另外，本設計是基于PHS系統(tǒng)的/4 DQPSK調制，實際上只改變里面的調制映射和成形濾