單片機(jī)控制的高精度智能頻率計(jì)的FPGA實(shí)現(xiàn)

1、 360元/技術(shù)創(chuàng)新PLD CPLD FPGA 應(yīng)用PLC 技術(shù)應(yīng)用200例您的論文得到兩院院士關(guān)注單片機(jī)控制的高精度智能頻率計(jì)的FPGA 實(shí)現(xiàn)Design and Implementation of High-accuracy Intelligent Cymometer Controlled by FPGA and microprocessor(湖南人文科技學(xué)院王新輝肖永濤WANG Xin-hui XIAO Yong-tao摘要:由于直接計(jì)數(shù)測(cè)頻法只是簡(jiǎn)單地記下單位時(shí)間內(nèi)信號(hào)的重復(fù)次數(shù), 其計(jì)數(shù)數(shù)值會(huì)有±1個(gè)計(jì)數(shù)誤差。為提高精度, 系統(tǒng)運(yùn)用等精度頻率測(cè)試技術(shù), 采用FPGA 作為計(jì)

2、數(shù)器, 利用單片機(jī)來(lái)進(jìn)行數(shù)據(jù)處理, 將處理好的數(shù)據(jù)送到用8片LED 組成的顯示器中進(jìn)行顯示, 解決了±1個(gè)誤差的問(wèn)題?；贔PGA 與單片機(jī)混合系統(tǒng), 實(shí)現(xiàn)了測(cè)頻過(guò)程的高精度、數(shù)字化、自動(dòng)化和智能化, 對(duì)被測(cè)頻率信號(hào)可從低頻到高頻連續(xù)測(cè)量。整個(gè)系統(tǒng)結(jié)構(gòu)簡(jiǎn)單、使用方便, 具有較高的實(shí)用及推廣價(jià)值。關(guān)鍵詞:智能頻率測(cè)量; 單片機(jī); FPGA; 數(shù)據(jù)處理; 高精度中圖分類號(hào):TN77文獻(xiàn)標(biāo)識(shí)碼:AAbstract:As the direct measurement of the frequency just records the times of the signal within un

3、it time, due to the ±1count error, the novel system applied the equal-precision method based on FPGA and microprocessor to eliminates ±1count error successfully. The system consists of monolithic 8051and main integrated circuit cores, and can provide measurement with high precision, digiti

4、zation and autoimmu -nization as well as intellectualization, and can measure continuously frequency signal from high frequency to low frequency. The system is characterized with simple structure and easy application, and is valuable for application and generalization. Key words:Intelligent frequenc

5、y measurement; MCU; FPGA; Data Processing; High-accuracy文章編號(hào):1008-0570(201006-2-0139-031引言頻率測(cè)量是電子學(xué)測(cè)量中最為基本的測(cè)量之一, 由于頻率信號(hào)抗干擾性強(qiáng), 易于傳輸, 因此可以獲得較高的測(cè)量精度。而要求的測(cè)量精度越來(lái)越高, 測(cè)量的時(shí)間越來(lái)越短, 則對(duì)所用到的頻率計(jì)的要求是越來(lái)越高。目前, 市場(chǎng)上有各種多功能、高精度、高頻率的數(shù)字頻率計(jì), 這些基本上都是采用專用計(jì)數(shù)芯片如(TCM7240,TCM7216和數(shù)字邏輯電路組成, 由于這些芯片本身的工作頻率不高(如TCM7240僅有15MHz 左右, 從而限制

6、了產(chǎn)品工作頻率的提高, 遠(yuǎn)不能滿足在一些特殊場(chǎng)合需要測(cè)量很高的頻率的要求, 而且測(cè)量精度也受到芯片本身極大的限制。CPLD/FPGA的出現(xiàn)突破了硬件設(shè)計(jì)方面的體積大、難于集成、設(shè)計(jì)完后不容易更改的瓶頸?；谶@種高速可編程邏輯器件的廣泛應(yīng)用, 本文設(shè)計(jì)一種基于此種邏輯器件和單片機(jī)的高精度的頻率計(jì), 系統(tǒng)以CPLD/FPGA構(gòu)建數(shù)字邏輯平臺(tái), 以單片機(jī)為數(shù)據(jù)處理控制器, 設(shè)計(jì)的一種高精度智能頻率計(jì)。本頻率計(jì)用8位數(shù)碼管進(jìn)行顯示, 測(cè)頻范圍為100MHz 。此頻率計(jì)所能實(shí)現(xiàn)的功能是直接將探頭連接外接信號(hào)源, 能夠直接準(zhǔn)確地讀取信號(hào)源的頻率。由于此智能頻率計(jì)是根據(jù)等精度設(shè)計(jì)原理設(shè)計(jì)的, 所以不存在傳統(tǒng)

7、的數(shù)字頻率計(jì)設(shè)計(jì)中所存在的±1個(gè)計(jì)數(shù)誤差。2智能頻率計(jì)基本原理2.1電子計(jì)數(shù)法測(cè)量周期的原理周期的倒數(shù)即為頻率, 所以頻率的測(cè)量可以先測(cè)量周期再做除法運(yùn)算, 這即是測(cè)周法的原理。測(cè)周法用于低頻范圍類的測(cè)量, 這樣更有利于降低誤差。圖1是應(yīng)用計(jì)數(shù)器測(cè)量信號(hào)周期的原理框圖, 可以看出, 被測(cè)信號(hào)經(jīng)過(guò)放大整形以后, 形成控制閘門脈沖信號(hào), 其寬度等于被測(cè)信號(hào)的周期。晶體振蕩器的輸出或經(jīng)倍頻后得到頻率為的標(biāo)準(zhǔn)信號(hào), 其周期為, 加于主門輸入端, 在閘門時(shí)間內(nèi), 標(biāo)準(zhǔn)頻率脈沖信號(hào)通過(guò)閘門形成計(jì)數(shù)脈沖, 送至計(jì)數(shù)器計(jì)數(shù), 經(jīng)譯碼顯示數(shù)值N ?？傻?(1圖1計(jì)數(shù)測(cè)量周期原理框圖Fig.1The f

8、rame of the period-measurement 2.2測(cè)周法的誤差分析對(duì)(1式微分并整理得(2因,上升時(shí),下降, 所以有:(3為計(jì)數(shù)誤差, 在極限情況下, 量化誤差, 所以(4由于晶振頻率誤差的符號(hào)可能正, 可能負(fù), 考慮最壞情況, 因此計(jì)算周期誤差時(shí), 取絕對(duì)值相加, 所以上式可改寫為:(5王新輝:講師碩士139-技術(shù)創(chuàng)新微計(jì)算機(jī)信息(嵌入式與SOC2010年第26卷第6-2期現(xiàn)場(chǎng)總線技術(shù)應(yīng)用200例PLD CPLD FPGA 應(yīng)用可以由上式明顯的看出, 計(jì)數(shù)器測(cè)量周期時(shí), 其測(cè)量誤差主要決定于量化誤差, 被測(cè)周期越大(越小 時(shí)誤差越小, 被測(cè)周期越小(大 時(shí)誤差越大。為了減小

9、測(cè)量誤差, 可以減小(增大, 但這受到實(shí)際計(jì)數(shù)器計(jì)數(shù)速度的限制。在條件許可的情況下, 盡量使增大。另一種方法是把擴(kuò)大m 倍, 形成的閘門時(shí)間寬度為, 以它控制主門開啟, 實(shí)施計(jì)數(shù)。擴(kuò)大待測(cè)信號(hào)的周期為, 這在儀器上稱作為“周期倍乘”, 通常取m 為10i (i=0,1,2, 。例如上例被測(cè)信號(hào)周期, 即頻率為105Hz, 若采用四級(jí)十分頻, 把它分頻成10Hz(周期為, 即周期倍乘m=10000,這時(shí)周期的相對(duì)誤差:(6由此可見, 經(jīng)“周期倍乘”在進(jìn)行周期測(cè)量, 其測(cè)量精確度大為提高, 但也應(yīng)注意到, 所乘倍數(shù)要受儀器顯示位數(shù)及測(cè)量時(shí)間的限制。3系統(tǒng)硬件電路設(shè)計(jì)3.1系統(tǒng)的整體框架設(shè)計(jì)的總體電

10、路如圖2所示, 由單片機(jī)主控電路、FPGA 計(jì)數(shù)電路、小信號(hào)放大整形電路、串口通信電路、數(shù)碼顯示電路和功能鍵選擇組成。其工作過(guò)程是:根據(jù)功能鍵的判鍵結(jié)果(測(cè)頻率、測(cè)周期還是測(cè)占空比, 單片機(jī)發(fā)出啟動(dòng)等控制信號(hào)和1s 的閘門,FPGA 完成對(duì)閘門的同步和在閘門時(shí)間內(nèi)分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)進(jìn)行計(jì)數(shù), 然后將兩組計(jì)數(shù)值(各32位 分8次送給單片機(jī), 單片機(jī)完成數(shù)值轉(zhuǎn)換和相應(yīng)的浮點(diǎn)運(yùn)算, 最后將運(yùn)算結(jié)果送8位數(shù)碼管動(dòng)態(tài)顯示。通過(guò)串口通信和上位機(jī)程序, 測(cè)量過(guò)程也可以在PC 機(jī)控制下完成, 并將測(cè)量結(jié)果送到PC 中記錄, 完成采集功能。圖2基于FPGA 的頻率測(cè)量系統(tǒng)框圖Fig.2The system

11、 frame of the cymometer based on FPGA 3.2系統(tǒng)主要模塊的功能3.2.1顯示模塊顯示模塊主要是與單片機(jī)(AT89C51進(jìn)行通信, 由單片機(jī)將數(shù)據(jù)進(jìn)行處理, 將處理的數(shù)據(jù)送到顯示模塊進(jìn)行顯示。此頻率計(jì)的設(shè)計(jì)是采用8片LED 作為顯示器。3.2.2數(shù)據(jù)采集模塊數(shù)據(jù)采集模塊的功能主要就是接受外來(lái)信號(hào), 對(duì)外來(lái)信號(hào)進(jìn)行處理, 然后送到計(jì)數(shù)模塊進(jìn)行計(jì)數(shù), 其實(shí)現(xiàn)的功能是對(duì)信號(hào)進(jìn)行限幅。信號(hào)通過(guò)前面的限幅環(huán)節(jié)和放大電路以后, 再通過(guò)滯回比較器是對(duì)其信號(hào)進(jìn)行整形, 將所測(cè)的周期信號(hào)整形成標(biāo)準(zhǔn)的矩形脈沖信號(hào), 有利于計(jì)數(shù)器的識(shí)別。這樣再送入計(jì)數(shù)模塊進(jìn)行計(jì)數(shù), 這樣就避免了

12、計(jì)數(shù)器對(duì)模擬信號(hào)的模糊邏輯判斷的失誤而造成的誤差。3.2.3計(jì)數(shù)模塊本文中設(shè)計(jì)的智能頻率計(jì)的主要模塊之一就是計(jì)數(shù)模塊, 在設(shè)計(jì)中計(jì)數(shù)模塊核心部分采用的是FPGA, 在這里它主要是實(shí)現(xiàn)計(jì)數(shù)功能, 將獲得的數(shù)據(jù)傳輸給單片機(jī)進(jìn)行處理。圖3FPGA 計(jì)數(shù)器內(nèi)部結(jié)構(gòu)框圖Fig.3The interior frame of the counter based on FPGA 3.2.4單片機(jī)與FPGA 的接口電路由于單片機(jī)以總線方式與FPGA 進(jìn)行數(shù)據(jù)與控制信息通信有速度快, 節(jié)省I/O線等許多優(yōu)點(diǎn), 因此在設(shè)計(jì)中, 單片機(jī)與FPGA 接口采用總線方式。AT89C51單片機(jī)的P0口作為地址/數(shù)據(jù)總線分時(shí)復(fù)

13、用, 因此應(yīng)在總線接口模塊中設(shè)計(jì)一個(gè)三態(tài)緩沖器, 實(shí)現(xiàn)P0口的三態(tài)接口; 同時(shí)AT89C51單片機(jī)在訪問(wèn)外部空間時(shí), 它的地址為16位, 因此借助地址鎖存使能信號(hào)ALE 在FPGA 中實(shí)現(xiàn)高8位與低8位地址的編碼, 組合成16位地址, 然后再根據(jù)AT89C51單片機(jī)的讀/寫信號(hào), 實(shí)現(xiàn)對(duì)FPGA 的讀寫操作。圖4基于FPGA 的頻率測(cè)量系統(tǒng)框圖Fig.4The system frame of the cymometer based on FPGA4軟件設(shè)計(jì)系統(tǒng)其工作流程如圖5。其工作過(guò)程是由單片機(jī)取指令, 開始工作。單片機(jī)的引腳發(fā)出高電平, 送到FPGA 芯片的腳CLR 使FPGA 清零, 即

14、將FPGA 內(nèi)部的計(jì)數(shù)器清零。在此同時(shí),P1.2低電平, 使74LS164的清零端有效, 將顯示部分全部清零。接著是由單片機(jī)的P2.3引腳顯示高電平, 送FPGA 芯片的START, 此時(shí)FPGA 開始計(jì)數(shù), 同時(shí)預(yù)置門1秒,FPGA 內(nèi)部的標(biāo)準(zhǔn)時(shí)鐘信號(hào)也輸入, 同時(shí)開始計(jì)數(shù)。此預(yù)置門的控制由單片機(jī)控制, 設(shè)置開門時(shí)間為1秒, 當(dāng)計(jì)數(shù)時(shí)間達(dá)到1秒時(shí), 由單片機(jī)控制關(guān)閉預(yù)置門。此時(shí)由FPGA 將所測(cè)得的數(shù)據(jù)鎖存起來(lái), 單片機(jī)分8次取FPGA 中鎖存的數(shù)據(jù), 每一次取8位, 總共64位數(shù)據(jù)。先取被測(cè)信號(hào)脈沖的次數(shù), 再取標(biāo)準(zhǔn)信號(hào)脈沖的次數(shù), 由單片機(jī)進(jìn)行運(yùn)算。圖5系統(tǒng)的工作流程Fig.5The f

15、low of the system- 360元/技術(shù)創(chuàng)新PLD CPLD FPGA 應(yīng)用PLC 技術(shù)應(yīng)用200例您的論文得到兩院院士關(guān)注5實(shí)驗(yàn)結(jié)果在硬件實(shí)驗(yàn)平臺(tái)上, 對(duì)系統(tǒng)進(jìn)行了測(cè)試, 分別在低, 中, 高三個(gè)頻段進(jìn)行了測(cè)試, 測(cè)試結(jié)果如下所示(單位:Hz:從上面的實(shí)驗(yàn)數(shù)據(jù)可以看出, 應(yīng)用本文采用的等精度測(cè)頻法完全消除了頻率測(cè)量中的±1誤差, 實(shí)現(xiàn)了小數(shù)點(diǎn)后三位的精確測(cè)量與顯示, 滿足了對(duì)高中低各頻段的高精度測(cè)量的要求。6結(jié)論本文提出的基于FPGA 和單片機(jī)相結(jié)合的設(shè)計(jì)方案不僅能較好地解決誤差問(wèn)題, 誤差僅小于等于0.1Hz, 同時(shí)還通過(guò)對(duì)軟硬件界面的科學(xué)劃分, 在保證性能的基礎(chǔ)上,

16、 盡最大可能地簡(jiǎn)化了硬件設(shè)計(jì)的難度。本文設(shè)計(jì)的多周期同步測(cè)頻法能夠直接對(duì)被測(cè)信號(hào)的周期、頻率和占空比進(jìn)行連續(xù)測(cè)量, 經(jīng)過(guò)驗(yàn)證, 所測(cè)頻率范圍為1100MHz,頻率測(cè)量精度達(dá)到10-5, 輸入靈敏度<10mV。利用FPGA 的高速、靈活, 結(jié)合單片機(jī)的運(yùn)算和控制功能, 使用串口與PC 機(jī)通信, 測(cè)量可以PC 上位機(jī)控制下完成, 可以進(jìn)行測(cè)量數(shù)據(jù)采集, 擴(kuò)展性與實(shí)用性強(qiáng)。文章的創(chuàng)新點(diǎn):基于FPGA 和單片機(jī)相結(jié)合的設(shè)計(jì)方案不僅能較好地解決誤差問(wèn)題, 誤差小, 精度高, 同時(shí)最大可能地簡(jiǎn)化了硬件設(shè)計(jì)的難度, 采用PC 串口通信, 可擴(kuò)展性強(qiáng)。參考文獻(xiàn)1陳一新. 基于單片機(jī)的等精度數(shù)字測(cè)頻裝置的

17、原理與實(shí)現(xiàn), 國(guó)外電子元器件2002.4:9-112李漢軍; 徐百榮; 張孝虎; 喬艷玲; 等精度測(cè)頻單片機(jī)系統(tǒng)的研究J.儀器儀表用戶.2006,01:16-183李紅剛張素萍楊林楠, 基于FPGA 的高速等精度頻率測(cè)量系統(tǒng)設(shè)計(jì), 微計(jì)算機(jī)信息.2008,11-2:218-2204江玉潔, 陳辰, 周渭; 新型頻率測(cè)量方法的研究J;儀器儀表學(xué)報(bào); 2004(01;30-335王永良, 宋政湘. 基于FPGA 的同步測(cè)周期高精度數(shù)字頻率計(jì)的設(shè)計(jì)J,電子設(shè)計(jì)應(yīng)用,2004,12:74-766白海成, 陳星, 郝剛. 智能等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)J.微處理機(jī),2005,6:87-907唐亞平. 基于

18、FPGA 與DSP 的等精度數(shù)字頻率計(jì)設(shè)計(jì)J.微計(jì)算機(jī)信息,2007,1-2,249-250.作者簡(jiǎn)介:王新輝(1977-,男, 湖南漣源人, 碩士, 講師, 湖南人文科技學(xué)院計(jì)算機(jī)科學(xué)技術(shù)系, 研究方向:計(jì)算機(jī)檢測(cè)與嵌入式系統(tǒng)開發(fā)等。Biography:WANG Xin -hui (1977-,male (Han,Engineering master,lecturer,Hunan Institute of Humanities Science and Technology research on Computer Measurement and Embedded system.(417000

19、湖南類底湖南人文科技學(xué)院 王新輝肖永濤(HunanInstitute of Humanities Science and Technology, Loudi,Hunan,417000,China WANG Xin-hui XIAO Yong-tao 通訊地址:(417000湖南類底湖南人文科技學(xué)院 王新輝(收稿日期:2009.06.22(修稿日期:2009.09.22(上接第123頁(yè)3張賢達(dá), 保錚. 通信信號(hào)處理M.北京:國(guó)防工業(yè)出版社. 2000.12.4汪春梅, 孫洪波.TMS320C55xDSP 原理及應(yīng)用M.北京:電子工業(yè)出版社.2008.7.5KainamThomas Wong.S

20、elf -Initiating MUSIC -Based Direction Finding and Polarization Estimation in Spatio -Polarizational Beamspace J.IEEETRANSACTIONS ON ANTENNAS AND PROPAGATION, VOL. 48, NO. 8, AUGUST 2000.6崔園, 張軍鵬. 一種新的相干源波達(dá)方向估計(jì)算法J.微計(jì)算機(jī)信息.2007,7-1:303-304.作者簡(jiǎn)介:陳善繼(1970-,男(漢, 甘肅古浪人, 青海民族大學(xué)電信系教師, 副教授, 中國(guó)電子學(xué)會(huì)高級(jí)會(huì)員。主要從事陣列

21、信號(hào)處理, 智能天線、通信技術(shù)的教學(xué)和科研工作。Biography:CHEN Shan-ji (1970-, male (han,associate pro -fessor, he comes from Gulang, Gansu. Working at the Depart -ment of electronic and information science and technology, Qinghai University for Nationalities, member of CEI. His aca -demic interests focus on Array Signal P

22、rocessing, Smart antenna and technique of communication.(810007青海西寧青海民族大學(xué)電信系 陳善繼(Departmentof electronic and information science and tech -nology, Qinghai University for Nationalities Qinghai Xining 810007, China CHEN Shan-ji通訊地址:(810007青海民族大學(xué)電信系 陳善繼(收稿日期:2009.08.03(修稿日期:2009.11.03(上接第128頁(yè)2李猛. 基于CompactRIO 的應(yīng)變采集系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn). 研究與開發(fā),2007,26(6:29-323藍(lán)天. 基于虛擬儀器的電動(dòng)汽車數(shù)字化儀表系統(tǒng)設(shè)計(jì). 電測(cè)與儀表,2008,(1:50-57