第八講半導體存儲器-ppt課件

1、1第第6 6章章 半導體存儲器半導體存儲器北京郵電大學 信息與通信工程學院2半導體存儲器的結(jié)構(gòu) 3半導體存儲器的結(jié)構(gòu) 存儲器讀寫時序讀周期（ SRAM HY62256A ）4 寫周期（ SRAM HY62256A ）5存儲器讀寫時序6半導體存儲器的主要性能指標 存儲容量：半導體存儲器芯片的存儲容量是指存儲器可以容納的二進制信息量 用NM表示，N為存儲單元數(shù)，M為每個存儲單元存儲信息的位數(shù)。 例6-1 某存儲器芯片的地址線為16位，存儲字長為8位，則其存儲容量為多少？ 解：若某存儲器芯片有M位地址總線、N位數(shù)據(jù)總線其存儲容量為N位。該存儲器芯片中M為16位，N為8位，

2、則其存儲容量為8位=64K8位。7半導體存儲器的主要性能指標 存儲速度 可以用兩個時間參數(shù)表示： 存取時間Access TimeTA，定義為從啟動一次存儲器操作，到完成該操作所經(jīng)歷的時間。 存儲周期Memory CycleTMC，定義為啟動兩次獨立的存儲器操作之間所需的最小時間間隔。 存儲速度取決于內(nèi)存儲器的具體結(jié)構(gòu)及工作機制。8半導體存儲器的主要性能指標 可靠性 存儲器的可靠性用平均故障間隔時間MTBF，Mean Time Between Failures來衡量，MTBF越長，可靠性越高。 性能/價格比 性能主要包括上述三項指標存儲容量、存儲速度和可靠性。 對不同用途的存儲器有不同的要求 有

3、的存儲器要求存儲容量大，選擇芯片時就以存儲容量為主，有的存儲器如高速緩沖器，則要求以存儲速度為主。9 典型存儲器芯片及其接口特性 靜態(tài)隨機存儲器SRAM） 典型的靜態(tài)RAM芯片如HM 61162K8位），62648K8位），6212816K8位和6225632K8位等。1061166116是一種20488位的高速靜態(tài)CMOS隨機存取存儲器，其基本特征是：（1高速度存取時間為100ns/120ns/150ns/200ns分別以611610、611612、611615、611620為標志。（2低功耗 運行時為150mW，空載時為100mW。（3與TTL兼容。（4管腳引出與標準的2K8b的芯片例如2

4、716芯片兼容。（5完全靜態(tài)無需時鐘脈沖與定時選通脈沖。11SRAM 6116的引腳的引腳 12SRAM 6116的工作方式 片選信號、寫允許信號和輸出允許信號的組合控制SRAM 6116芯片的工作方式 13SRAM 6116的內(nèi)部功能框圖 靜態(tài)RAM的結(jié)構(gòu)2K*816Kbit14SRAM 6264 容量為8K8位 地址線13條，即A12A0； 數(shù)據(jù)線8條即I/O8I/O115SRAM 6264 6264運行方式WECS1CS2OE方方式式I/OH未未選選中中高高阻阻L未未選選中中高高阻阻HLHH輸輸出出禁禁止止高高阻阻HLHL讀讀OUTLLHH寫寫INLLHL寫寫IN16SRAM接口特性 靜

5、態(tài)RAM的引腳：數(shù)據(jù)線：由RAM的位數(shù)決定；地址線：由RAM的單元數(shù)決定；控制線：CE：片選，有效時，芯片才工作； WE：讀寫控制，為0時寫，為1時讀； OE：輸出控制，為0時，允許輸出。 和CPU的連接。17SRAM接口特性18動態(tài)隨機存儲器DRAM） 信號存儲在電容C上。 行選擇信號有效時可以刷新，也可以讀出，但讀出時必須列選擇信號也有效。 破壞性讀出 為使Cs上讀出后仍能保持原存信息電荷），刷新放大器需要對這些電容進行重寫操作，以補充電荷使之保持原信息不變-回寫刷新）。 19典型的動態(tài)RAM芯片 為了降低芯片的功耗，保證足夠的集成度，減少芯片對外封裝引腳數(shù)目和便于刷新控制，DRAM芯片都

6、設計成位結(jié)構(gòu)形式，即每個存儲單元只有一位數(shù)據(jù)位 一個芯片上含有若干字，如4K1位，8K1位，16K1位， 64K1位或256K1位等。 存儲體的這一結(jié)構(gòu)形式是DRAM芯片的結(jié)構(gòu)特點之一。 20DRAMIntel 2164 Intel 2164是64K1位的DRAM芯片，基本特征：（1存取時間為150ns/200ns分別以2164A-15、2164A-20為標志）。（2低功耗，工作時最大為275mW，維持時最大為27.5mW。（3每2ms需刷新一遍，每次刷新512個存儲單元，2ms內(nèi)需有128個刷新周期。21Intel 2164A的引腳 動態(tài)RAM 動態(tài)RAM的位數(shù)都是1位； 動態(tài)RAM的地址引

7、腳只是實際地址線的一半。 為保證地址正確讀入，有行、列地址控制輸入CAS和RAS，控制輸入有效時，分別讀入一半地址。 2164是64K1位RAM。2222164結(jié)構(gòu)框圖結(jié)構(gòu)框圖23DRAM接口特性DRAM與CPU相連時，其管腳和CPU三總線相連接的方法與SRAM基本類似，但是必須強調(diào)的是：DRAM由于其結(jié)構(gòu)的不同，其與CPU連接時必須考慮三個特殊問題：定時刷新地址信號輸入位擴展24DRAM接口設計示例25只讀存儲器ROM） 與RAM不同，ROM在使用時只能讀出，不能隨機寫入。 ROM有多種分類，目前用的最多的是EPROM 和EEPROM。26典型的EPROM芯片 EPROM芯片常用的有： 27

8、162K8） 27324K8） 27648K8） 2712816K8） 2725632K8） 2751264K8等。27Intel 2732A Intel 2732A是一種4K8b的EPROM 12條地址線A11A0 8條數(shù)據(jù)線O7O0。 為芯片允許信號，用來選擇芯片； 為輸出允許信號，用來把輸出數(shù)據(jù)送上數(shù)據(jù)線，只有當這兩條控制線同時有效時，才能從輸出端得到讀出的數(shù)據(jù)。 CEOE282732A的工作方式 2732A有6種工作方式 ROM接口特性PROM在與CPU的接口方法與SRAM芯片非常相似， 但是PROM的寫操作必須要利用紫外光進行內(nèi)容的擦除，然后再使用專門的編程器進行寫入，因此其寫操作不

9、能像SRAM一樣隨機寫入。29NOR Flash 和 NAND FlashNOR FLASH最初由Intel公司于1988年推出，具有EPROM的數(shù)據(jù)非易失性和可更新性。但其數(shù)據(jù)的寫入和擦除由主機系統(tǒng)內(nèi)用電信號實現(xiàn)。必須指出的是，與EEPROM 的數(shù)據(jù)擦除方式不同，NOR FLASH的數(shù)據(jù)擦除方式只能采用按塊擦除的方式塊的大小一般為256KB20MB）；且其芯片擦除和更新的控制不是由定時或者狀態(tài)端的狀態(tài)來確定，而是根據(jù)NOR FLASH內(nèi)部狀態(tài)寄存器的狀態(tài)來控制。NOR FLASH比較適合應用于頻繁隨機讀寫的場合，常用于手機等嵌入式系統(tǒng)的程序代碼存儲器。NAND FLASH結(jié)構(gòu)最初由東芝公司于

10、1989年推出，與前幾種ROM不同，其數(shù)據(jù)和地址采用同一總線進行串行讀取，不能隨機按字節(jié)進行訪問。與NOR FLASH相比，其成本相對較低，容量大，適用于純數(shù)據(jù)存儲和文件存儲的場合，我們常用的U盤和數(shù)碼存儲卡大都是采用NAND型閃存。30典型芯片介紹 NOR Flash芯片SST39VF16031 NAND Flash芯片K9F1208UOA32典型芯片介紹接口特性 NOR Flash帶有SRAM接口，因此其與系統(tǒng)的連接可以采用如同SRAM存儲器一樣的方法。其操作主要包含讀、寫編程、扇區(qū)/塊擦除和芯片擦除。 NAND Flash其數(shù)據(jù)的讀取采用較為復雜的I/O口來串行地讀取，且產(chǎn)品和廠商不同，

11、讀取的方法也不相同，因此其與微處理器的接口較為復雜，其本質(zhì)實際是一個I/O接口33存儲器系統(tǒng)的組織 存儲器結(jié)構(gòu)確定 微機中的內(nèi)存往往被分為片內(nèi)存儲器和擴展的片外存儲器。構(gòu)建存儲器系統(tǒng)時，應根據(jù)微處理器的不同，選擇不同的存儲器組織結(jié)構(gòu)。根據(jù)微處理器的類型不同，其存儲器結(jié)構(gòu)也不盡相同，如： 8086/8088CPU 以及MCS-51單片機只使用片外存儲器。 部分型號的C8051F單片機在片內(nèi)集成了一定容量的數(shù)據(jù)存儲器。當系統(tǒng)的容量超出該范圍時，則必須通過擴展片外存儲器來解決。 S3C2410ARM920T內(nèi)核雖然理論上支持0232-1的尋址空間，但只有1G的地址空間0X000000000X4000

12、0000用于支持片外存儲器的連接，其他空間有一小部分用于I/O端口或部件的尋址。3435外部存儲器系統(tǒng)設計 外部存儲器系統(tǒng)設計： 首先應該確定整機存儲容量，再根據(jù)需要確定選用存儲芯片的類型和數(shù)量 劃分RAM、ROM區(qū)，畫出地址分配圖 并根據(jù)地址分配圖確定譯碼方法 最后選用合適器件，畫出譯碼電路圖。 36存儲器系統(tǒng)設計 存儲器芯片的選擇： 根據(jù)存儲器的容量和芯片的容量決定需要存儲器芯片的數(shù)目：T=總?cè)萘?單片容量注意：總?cè)萘渴谴鎯ζ鲉卧獢?shù)8如：64KB存儲器需要216464K1位）：(64K8) / (64K1)=8片 根據(jù)需要選擇靜態(tài)或動態(tài)RAM37主存儲器設計 存儲器地址分配 對于8086C

13、PU存儲器地址和外設地址可以分開考慮。但對有些CPU，必須將存儲器和外設的地址統(tǒng)一考慮。 8086的低端存儲區(qū)(00000H003FFH)是用作中斷地址表，不能用作一般的程序區(qū)。 8086的高端(FFFF0H)是復位后的程序入口，使用時必須要注意。38主存儲器設計 存儲器芯片和CPU的連接 數(shù)據(jù)線：CPU的數(shù)據(jù)總線和存儲器的數(shù)據(jù)線直接連接。當存儲器芯片的數(shù)據(jù)線不足8位時，需要幾個芯片并聯(lián)，使數(shù)據(jù)線數(shù)目和CPU需要的一致。 存儲器芯片并聯(lián)時，地址線、控制線是并聯(lián)的，但數(shù)據(jù)線是單獨地接到數(shù)據(jù)總線。 這時的要求是同樣的地址能選中并聯(lián)在一起的幾個芯片。39用用Intel 2148 1K4位的位的RAM

14、芯片組成芯片組成1K8位的存儲器位的存儲器 A9A0D7D4D3D021482148D3D0D3D0A9A0A9A0MWWRWR40主存儲器設計 8086 CPU與存儲器連接的控制信號主要有：地址鎖存信號ALE、選擇信號，讀/寫信號和，準備就緒信號READY等， 存儲器控制信號將與CPU上述的一些對應信號線相連。41主存儲器設計 存儲器的尋址方法地址線的連接 要求：CPU發(fā)出一個地址，只能找到一片或一組存儲器芯片。 一般在總線上，總是有多組存儲器芯片，存儲器尋址就是要區(qū)分這些存儲器芯片。 存儲器芯片的地址線一般總是少于CPU的地址線，也就是說，除了直接連接到存儲器芯片的地址線外，還有一些沒有連

15、接的地址線。這些地址線將通過譯碼器形成存儲器芯片的高位地址。42地址線的連接 根據(jù)所選用的半導體存儲器芯片地址線的多少，把CPU的地址線分為芯片外指存儲器芯片地址和芯片內(nèi)的地址 片外地址經(jīng)地址譯碼器譯碼后輸出，作為存儲器芯片的片選信號，用來選中CPU所要訪問的存儲器芯片。 片內(nèi)地址線直接接到所要訪問的存儲器芯片的地址引腳，用來直接選中該芯片中的一個存儲單元。 片外地址譯碼電路實現(xiàn)片選的方法有3種：線選法、全譯碼法和部分譯碼法。43主存儲器設計 線選法 用一條多余的地址線連接一片存儲器芯片，可以直接連接，或通過反相器連接。 用線選法尋址，需要增加的硬件電路最少，甚至不需要增加任何硬件。 但是，線

16、選法所選擇的芯片的地址是不連續(xù)的，在使用中不方便。此外，線選法會產(chǎn)生不可以使用的地址，地址的利用率受到影響.。44線選法存儲器譯碼電路 45主存儲器設計 四片存儲器芯片的地址分別是： A15 A14 A13 A12 A11 A0芯片地址 1 1 1 0 0 0 E000H EFFFH1 1 1 1 0 1 0 0 D000H DFFFH1 1 1 0 1 1 0 0 B000H BFFFH1 1 0 1 1 1 0 0 7000H 7FFFH1 146線選法 A19A16可取16種不同的組合，因而，每一片2732都對應著16個不同的地址空間。這樣多個存儲地址可以選中同一個存儲字的情況稱為“地址

17、重疊”。47主存儲器設計 部分譯碼： 用多余地址線的一部分加到譯碼器，用譯碼器的輸出控制存儲器芯片的片選端。 各芯片的地址可以保證是連續(xù)的。 由于還有一部分地址線沒有參加尋址，這些地址線的信號值可以是任意的。結(jié)果是使得每個芯片的地址區(qū)不是唯一的，也就是存在著地址的重疊區(qū)。48部分譯碼尋址存儲器部分譯碼尋址存儲器49主存儲器設計設“”取“0”，則四個存儲器芯片的地址范圍為：#1： 08000H087FFH ；#2：08800H08FFFH ；#3：09000H097FFH ；#4：0A000H0A7FFH。50主存儲器設計 全譯碼 用全部多余的地址線加到譯碼器，用譯碼器輸出控制存儲器芯片的片選端

18、。 由于全部地址線都參加譯碼，存儲器芯片的地址將是唯一的。 一般來說，全譯碼需要的譯碼器比較復雜，譯碼器的輸出可能沒有全部使用。 適當?shù)剡B接譯碼器，可以即達到全譯碼的效果，譯碼器也不太復雜。5152主存儲器設計 此時，單片27648K8 位，EPROM在高位地址A19A13=1110000時被選中，因此其擁有唯一地址范圍為0E0000H0E1FFFH。 53主存儲器設計CPU總線的負載能力在微型機系統(tǒng)中，CPU通過總線與存儲器芯片連接，而CPU的總線驅(qū)動能力有限。一般輸出線的直流負載能力為帶一個TTL負載，但存儲器芯片多為MOS電路，直流負載很小，主要負載為電容負載。因此在小型系統(tǒng)中，CPU可直接與存儲器芯片連接，然而在與大容量的存儲器連接時，還是應考慮總線的驅(qū)動問題。CPU時序與存儲器芯片存取速度的配合問題在考慮存儲器與CPU連接時，必須考慮存儲器芯片的工作速度是否能與CPU的讀/寫時序相匹配問題，應從存儲器芯片工作時序和CPU時序兩個方面來考慮。54高速緩存高速緩存Cache)Cache)1為什么需要高速緩存？為什么需要高速緩存？CPU工作速度與內(nèi)存工作速度不匹配工作速度與內(nèi)存工作速度不匹配解決方法：解決方法：CPU插入等待周期插入等待周期降低了運行速度；降低了運行速度；采用高速采用高速RAM成本太高；成本太