VHDL的串行同步通信SPI設(shè)計(jì)說(shuō)明

1、 . . . 1 / 15課課 程程 設(shè)設(shè) 計(jì)計(jì)課程名稱_電子技術(shù)綜合設(shè)計(jì)與實(shí)訓(xùn)題目名稱基于 VHDL 的串行同步通信 SPI 設(shè)計(jì)學(xué)生學(xué)院_ 自動(dòng)化_專業(yè)班級(jí)_電子信息科學(xué)與技術(shù)_學(xué) 號(hào)_3107001554_ 學(xué)生_振添_指導(dǎo)教師_蔡述庭_2009 年 12 月 21 日 . . . 2 / 15工業(yè)大學(xué)課程設(shè)計(jì)任務(wù)書題目名稱基于 VHDL 的串行同步通信 SPI 設(shè)計(jì)學(xué)生學(xué)院自動(dòng)化專業(yè)班級(jí)電子信息科學(xué)與技術(shù)姓 名振添學(xué) 號(hào)3107001554一、課程設(shè)計(jì)的容設(shè)計(jì)一個(gè)同步串行通訊 SPI二、課程設(shè)計(jì)的要求與數(shù)據(jù)設(shè)計(jì)要求包括：1.深入了解串行通信的方案容和協(xié)議，思考設(shè)計(jì)方法。2.設(shè)計(jì)串行通信

2、方案，并寫好傳輸程序 VHDL。3.下載到 DE2 板調(diào)試，檢測(cè)其可行性。三、課程設(shè)計(jì)應(yīng)完成的工作1. 利用 VHDL 語(yǔ)言編程實(shí)現(xiàn) SPI； 2. 利用 DE2 板對(duì)所設(shè)計(jì)的思想進(jìn)行驗(yàn)證； 3. 總結(jié) VHDL 設(shè)計(jì)結(jié)果，撰寫課程設(shè)計(jì)報(bào)告。 . . . 3 / 15四、課程設(shè)計(jì)進(jìn)程安排序號(hào)設(shè)計(jì)各階段容地點(diǎn)起止日期1任務(wù)的確定-spi實(shí)驗(yàn) 2號(hào)樓 21412.142查找資料實(shí)驗(yàn) 2號(hào)樓 30712.153編寫 SPI 的各個(gè)模塊 VHDL 程序?qū)嶒?yàn) 2號(hào)樓 21612.164仿真，分配管腳實(shí)驗(yàn) 2號(hào)樓 21412.175驗(yàn)證修改 驗(yàn)收實(shí)驗(yàn) 2號(hào)樓 21412.186整理說(shuō)明書，報(bào)告實(shí)驗(yàn)樓12.

3、19五、應(yīng)收集的資料與主要參考文獻(xiàn)1 PIC 單片機(jī)原理與應(yīng)用（第 3 版） 航天航空大學(xué)2 黃智偉，王彥FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐M：電子工業(yè)，2005發(fā)出任務(wù)書日期： 年 月 日 指導(dǎo)教師簽名：計(jì)劃完成日期： 年 月 日 基層教學(xué)單位責(zé)任人簽章：主管院長(zhǎng)簽章： . . . 4 / 15摘要摘要本設(shè)計(jì)是用 Quartus 作為開發(fā)環(huán)境，以 DE2 板為硬件平臺(tái)實(shí)現(xiàn)的 SPI 同步串行通訊。設(shè)計(jì)過(guò)程方便。根據(jù)接收和發(fā)送兩個(gè)主要部分實(shí)現(xiàn)了 SPI 的基本功能。此外，該設(shè)計(jì)還實(shí)現(xiàn)了波特率發(fā)生器，數(shù)碼管顯示的功能。用 DE2 板實(shí)現(xiàn)具有電路簡(jiǎn)潔，開發(fā)周期短的優(yōu)點(diǎn)。充分利用了 EDA 設(shè)計(jì)的優(yōu)點(diǎn)。開發(fā)過(guò)

4、程用了 VHDL 硬件描述語(yǔ)言進(jìn)行描述，從底層設(shè)計(jì)，分模塊進(jìn)行，充分提高了設(shè)計(jì)者的數(shù)字邏輯設(shè)計(jì)的概念。關(guān)鍵詞：關(guān)鍵詞：SPI，同步串行通訊，Quartus，DE2 板，VHDL 硬件描述語(yǔ)言。 . . . 5 / 15目 錄1 1 引言引言 6 62 2 SPISPI 簡(jiǎn)介簡(jiǎn)介 6 62.1 SPI 協(xié)議和工作原理 62.2 波特率 73 3 模塊設(shè)計(jì)模塊設(shè)計(jì) 7 73.1 頂層模塊 RTL 綜合 73.2 波特率發(fā)生器模塊 83.3 SDO 數(shù)據(jù)發(fā)送模塊 93.4 SDI 數(shù)據(jù)接收模塊 103.5 數(shù)碼管顯示模塊 114 4 實(shí)驗(yàn)驗(yàn)證實(shí)驗(yàn)驗(yàn)證 12124.1 實(shí)驗(yàn)驗(yàn)證方案選擇 124.2 實(shí)

5、驗(yàn)現(xiàn)象 125 5 結(jié)論與問(wèn)題討論結(jié)論與問(wèn)題討論 12125.1 完成設(shè)計(jì)要求的程度 125.2 遇到的問(wèn)題與解決方法 135.3 存在的不足與改進(jìn)思路 135.4 心得體會(huì) 13參考文獻(xiàn)參考文獻(xiàn) 1414 . . . 6 / 151 1 引言引言 串行擴(kuò)展通信接口是器件間進(jìn)行數(shù)據(jù)交換的平臺(tái)和重要渠道。主控同步串行通信模塊主要應(yīng)用于系統(tǒng)部近距離的串行通訊，如 SPI,IC 等。SPI 是英文 Serial Peripheral Interface 的縮寫，中文意思是串行外圍設(shè)備接口，SPI 是 Motorola 公司推出的一種同步串行通訊方式，是一種三線同步總線，因其硬件功能很強(qiáng)，與 SPI

6、有關(guān)的軟件就相當(dāng)簡(jiǎn)單，使 CPU 有更多的時(shí)間處理其他事務(wù)。2 2 SPISPI 簡(jiǎn)介簡(jiǎn)介2.12.1 SPISPI 協(xié)議和工作原理協(xié)議和工作原理顧名思義，串行接口的數(shù)據(jù)傳輸方式是串行的，即數(shù)據(jù)是一位一位地進(jìn)行傳輸 雖然串行接口的傳輸方式導(dǎo)致其傳輸速度會(huì)比較慢，但是它卻具有較強(qiáng)的抗干擾能力，并能有較長(zhǎng)的傳輸距離，RS232 口的最大傳輸距離為 15m。SPI 接口主要應(yīng)用在 EEPROM，F(xiàn)LASH，實(shí)時(shí)時(shí)鐘，AD 轉(zhuǎn)換器，還有數(shù)字信號(hào)處理器和數(shù)字信號(hào)解碼器之間。SPI，是一種高速的，全雙工，同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時(shí)為 PCB 的布局上節(jié)省空間，提

7、供方便，正是出于這種簡(jiǎn)單易用的特性，現(xiàn)在越來(lái)越多的芯片集成了這種通信協(xié)議，比如 AT91RM9200.SPI 的通信原理很簡(jiǎn)單，它以主從方式工作，這種模式通常有一個(gè)主設(shè)備和一個(gè)或多個(gè)從設(shè)備，需要至少 4 根線，事實(shí)上 3 根也可以（單向傳輸時(shí)） 。也是所有基于 SPI 的設(shè)備共有的，它們是 SDI（數(shù)據(jù)輸入） ，SDO（數(shù)據(jù)輸出） ，SCK（時(shí)鐘） ，CS（片選） 。（1）SDO - 主設(shè)備數(shù)據(jù)輸出，從設(shè)備數(shù)據(jù)輸入（2）SDI - 主設(shè)備數(shù)據(jù)輸入，從設(shè)備數(shù)據(jù)輸出（3）SCLK - 時(shí)鐘信號(hào)，由主設(shè)備產(chǎn)生（4）CS - 從設(shè)備使能信號(hào)，由主設(shè)備控制其中 CS 是控制芯片是否被選中的，也就是說(shuō)只有

8、片選信號(hào)為預(yù)先規(guī)定的使能信號(hào)時(shí)（高電位或低電位） ，對(duì)此芯片的操作才有效。這就允許在同一總線上連接多個(gè) SPI 設(shè)備成為可能。接下來(lái)就負(fù)責(zé)通訊的 3 根線了。通訊是通過(guò)數(shù)據(jù)交換完成的，這里先要知道 SPI 是串行通訊協(xié)議，也就是說(shuō)數(shù)據(jù)是一位一位的傳輸?shù)摹＿@就是 SCK 時(shí)鐘線存在的原因，由 SCK提供時(shí)鐘脈沖，SDI，SDO 則基于此脈沖完成數(shù)據(jù)傳輸。數(shù)據(jù)輸出通過(guò) SDO 線，數(shù)據(jù)在時(shí)鐘上升沿或下降沿時(shí)改變，在緊接著的下降沿或上升沿被讀取。完成一位數(shù)據(jù)傳輸，輸入也使用同樣原理。這樣，在至少 8 次時(shí)鐘信號(hào)的改變（上沿和下沿為一次） ，就可以完成 8 位數(shù)據(jù)的傳輸。SPI 是一個(gè)環(huán)形總線結(jié)構(gòu)，由

9、 ss（cs） 、sck、sdi、sdo 構(gòu)成，其時(shí)序其實(shí)很簡(jiǎn)單，主要是在 sck 的控制下，兩個(gè)雙向移位寄存器進(jìn)行數(shù)據(jù)交換。假設(shè)下面的 8 位寄存器裝的是待發(fā)送的數(shù)據(jù) 10101010，上升沿發(fā)送、下降沿接收、高 . . . 7 / 15位先發(fā)送。那么第一個(gè)上升沿來(lái)的時(shí)候 數(shù)據(jù)將會(huì)是 sdo=1；寄存器中的 10101010 左移一位，后面補(bǔ)入送來(lái)的一位未知數(shù) x，成了 0101010 x。下降沿到來(lái)的時(shí)候，sdi 上的電平將鎖存到寄存器中去，那么這時(shí)寄存器=0101010sdi，這樣在 8 個(gè)時(shí)鐘脈沖以后，兩個(gè)寄存器的容互相交換一次。這樣就完成里一個(gè) spi 時(shí)序。2.22.2 波特率波特

10、率這是一個(gè)衡量通信速度的參數(shù)。它表示每秒鐘傳送的 bit 的個(gè)數(shù)。例如 300 波特表示每秒鐘發(fā)送 300 個(gè) bit。當(dāng)我們提到時(shí)鐘周期時(shí)，我們就是指波特率例如如果協(xié)議需要4800 波特率，那么時(shí)鐘是 4800Hz。這意味著串口通信在數(shù)據(jù)線上的采樣率為 4800Hz。通常線的波特率為 14400，28800 和 36600。波特率可以遠(yuǎn)遠(yuǎn)大于這些值，但是波特率和距離成反比。串行 口每秒發(fā)送或接收數(shù)據(jù)的碼元數(shù)為傳碼 ，單位為波特，也叫波特率。若發(fā)送或接收一位數(shù)據(jù)所需時(shí)間為 T，則波特率為 1 T，相應(yīng)的發(fā)送 或接收時(shí)鐘為 1 T Hz 。發(fā)送和接收設(shè)備的波特率應(yīng) 一致。位 同步是實(shí)現(xiàn)收發(fā)雙方的

11、碼元同步，由數(shù)據(jù)傳輸系統(tǒng)的同步控制電路實(shí)現(xiàn)。發(fā)送端由發(fā)送時(shí)鐘 的定時(shí)脈沖對(duì)數(shù)據(jù)序列取樣再生，接收端由接收時(shí) 鐘的定時(shí)脈沖對(duì)接收數(shù)據(jù)序列取樣判斷，恢復(fù)原來(lái) 的數(shù)據(jù)序列。因此，接收時(shí)鐘和發(fā)送時(shí)鐘必須同頻 同相，這是由接收端的定時(shí)提取和鎖相環(huán) 電路實(shí)現(xiàn) 的。傳碼率與位同步必須同時(shí)滿足 。否則，接收設(shè)備接收不到有效信息。 3 3 模塊設(shè)計(jì)模塊設(shè)計(jì)3.13.1 頂層模塊頂層模塊 RTLRTL 綜合綜合頂層文件設(shè)計(jì)，將波特率發(fā)生模塊，數(shù)據(jù)發(fā)送模塊，數(shù)據(jù)接收模塊，和數(shù)碼顯示模塊通過(guò)例化語(yǔ)句組合成總的頂層模塊。其中數(shù)據(jù)發(fā)送模塊為并行輸入串行輸出模塊，在時(shí)鐘的上升沿發(fā)送一位數(shù)據(jù)，共需要 8 個(gè)時(shí)鐘脈沖即可發(fā)送完

12、一字節(jié)數(shù)據(jù)。數(shù)據(jù)接收模塊為串行輸入并行輸出模塊，串行輸入的數(shù)據(jù)來(lái)自數(shù)據(jù)發(fā)送模塊，在時(shí)鐘的上升沿接收數(shù)據(jù)，即由“自己發(fā)送的數(shù)據(jù)自己同步接收”來(lái)模擬主從器件間數(shù)據(jù)的全雙工傳輸。數(shù)碼管顯示模塊則是循環(huán)顯示 08 數(shù)字，每循環(huán)一次代表傳輸完一字節(jié)。以下是頂層模塊 VHDL 源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity spi isport(clk,stop,load: in std_logic; data_in: std_logic_vector(7 downto 0 ); den

13、g_out : out std_logic_vector(7 downto 0 );shuma_out : out std_logic_vector(6 downto 0 );end spi;architecture one of spi is . . . 8 / 15component sdiport(clk_sdi : in std_logic; sdi_in : in std_logic; load : in std_logic; shuma:out integer range 0 to 8; sdi_out : out std_logic_vector(7 downto 0 );end

14、 component;component sdoport(clk_sdo,load : in std_logic; sdo_in : in std_logic_vector(7 downto 0); sdo_out : out std_logic);end component;component SHUMGport(num:in INTEGER RANGE 0 TO 8;dout:out std_logic_vector(6 downto 0);end component;component fenpinport(clk,stop:in std_logic;clok:out std_logic

15、); end component;signal A,B : std_logic;signal C : INTEGER range 0 to 8;beginu1:sdi port map(sdi_out=deng_out,clk_sdi=A,sdi_in=B,shuma=C,load=load);u2:sdo port map(sdo_out=B,sdo_in=data_in,load=load,clk_sdo=A);u3:SHUMG port map(dout=shuma_out,num=C);u4:fenpin port map(clk=clk,stop=stop,clok=A); end

16、one ;綜合后為： . . . 9 / 153.23.2 波特率發(fā)生器模塊波特率發(fā)生器模塊由于 SPI 同步串行通訊的缺點(diǎn)是波特率不高，通常常用的 SPI 波特率有2400，4800，9600，19200 等比較低的波特率，晶振的頻率一般都比較高，需要分頻后才能供給 SPI 使用。假設(shè)采用 6MHZ 的晶振作為外部時(shí)鐘，那么要產(chǎn)生 9600 波特率的時(shí)鐘信號(hào)，則需要對(duì) 6MHZ 的時(shí)鐘進(jìn)行 625 分頻。除此之外，為了提高接收電路接收數(shù)據(jù)的準(zhǔn)確度，采取“過(guò)采樣法”對(duì)發(fā)送來(lái)的同一個(gè)數(shù)據(jù)進(jìn)行多次采樣，這里對(duì)數(shù)據(jù)進(jìn)行三次采樣取平均值。輸入 6 MHz 的時(shí)鐘 ，經(jīng)過(guò)計(jì)數(shù)分頻后得到 9 6 0 0

17、Hz 的接收時(shí)鐘信號(hào)和脈沖出現(xiàn)的頻率是波特率的 3 倍的采樣時(shí)鐘信號(hào)。下面是實(shí)現(xiàn)該功能的 VHDL 程序：library ieee; use ieee.std_logic_1164.all; entity fenpin is port(clk,stop:in std_logic;clok,clk3:out std_logic); end fenpin;architecture one of fenpin is beginprocess(clk)variable counter:integer range 0 to 625; beginif stop = 1 thenif clkevent an

18、d clk=1thenif counter=625 then counter:=0;clok=1;else counter:=counter+1;clok=0;end if;end if;if(counter=106 or counter=313 or counter=520)then clk3=1;else clk3=0;end if;end if;end process;end one;其中，c l k 為 6 MHz 的時(shí)鐘；c l o k 為 9 6 0 0 Hz 的接收時(shí)鐘；c l k3 為脈沖出 . . . 10 / 15現(xiàn)的頻率是波特率的 3 倍的采樣時(shí)鐘。3.33.3 SDOS

19、DO 數(shù)據(jù)發(fā)送模塊數(shù)據(jù)發(fā)送模塊發(fā)送電路是在時(shí)序脈沖的控制下，利用移位寄存器并行輸入串行輸出的把數(shù)據(jù)一位一位的送出去。VHDL 源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sdo isport(clk_sdo,load : in std_logic; sdo_in : in std_logic_vector(7 downto 0); sdo_out : out std_logic);end sdo;architecture one of sdo issignal buf

20、f : std_logic_vector(7 downto 0);beginprocess(clk_sdo)beginif clk_sdoevent and clk_sdo = 1 thenif load = 1 thenbuff=sdo_in;else buff(7 downto 1) = buff(6 downto 0);end if;end if;sdo_out = buff (7);end process;end one ;其中，sdo_in : in std_logic_vector(7 downto 0); 為并行輸入端 口 8 位數(shù)據(jù)，clk_sdo 為輸入端口發(fā)送時(shí)鐘；sdo_

21、out : out std_logic 為輸出串行端口；當(dāng) load=1 ，則把待發(fā)送的數(shù)據(jù)送入數(shù)據(jù)緩沖區(qū) BUFF,然后根據(jù)時(shí)鐘的上升沿的到來(lái)把數(shù)據(jù)一位一位的從緩沖器送給串行輸出。如圖所示，第一次裝載待發(fā)送數(shù)據(jù) 10101010，第二次裝載待發(fā)送數(shù)據(jù) 01010101 于緩沖區(qū)，共 2 字節(jié)數(shù)據(jù)，從仿真圖上可以看到，串行輸出分貝輸出了 2 字節(jié)數(shù)據(jù)：10101010，和 01010101 . . . 11 / 153.43.4 SDISDI 數(shù)據(jù)接收模塊數(shù)據(jù)接收模塊接收電路的功能是在時(shí)鐘控制下，采樣串行輸 入端口上的數(shù)據(jù)，執(zhí)行采樣判斷， 檢測(cè)幀同步標(biāo)志， 把后續(xù)數(shù)據(jù)依次送達(dá)對(duì)應(yīng)的并行輸出端口

22、上。下面 是實(shí)現(xiàn)上述功能的 VHDL 源程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sdi isport(clk_sdi : in std_logic; sdi_in : in std_logic; shuma:out integer range 0 to 8; sdi_out : out std_logic_vector(7 downto 0 );end sdi;architecture one of sdi issignal buff : std_logic_vect

23、or(7 downto 0);beginprocess(clk_sdi)variable cout : integer range 0 to 8 ;beginif clk_sdievent and clk_sdi = 1 thenif cout=8 then cout:=0;sdi_out=buff;else buff(7-cout)=sdi_in;cout := cout + 1 ; end if;end if;shuma = cout;end process;end one ;數(shù)據(jù)一位一位的接收，接收一位就把它存放于接收緩沖寄存器，等待緩沖器滿后就并行輸出數(shù)據(jù)由程序讀取。如仿真圖所示，串行

24、傳來(lái)的兩字節(jié)數(shù)據(jù) 10101010 和 01010101，數(shù)碼管循環(huán)顯示從 08，當(dāng)顯示 8 時(shí)代表緩沖器滿，并串行輸出數(shù)據(jù)，SDI_OUT 為串行輸出的數(shù) . . . 12 / 15據(jù)。3.53.5 數(shù)碼管顯示模塊數(shù)碼管顯示模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity SHUMG is port(num:in INTEGER RANGE 0 TO 8;dout:out std_logic_vector(6 downto

25、 0);end SHUMG;architecture a1 of SHUMG isbeginwith num selectdout=1111110 when 0, 0110000 when 1, 1101101 when 2, 1111001 when 3, 0110011 when 4, 1011011 when 5, 1011111 when 6, 1110000 when 7, 1111111 when 8, 0000000 when others;end a1;數(shù)碼管顯示模塊用來(lái)方便表示出數(shù)據(jù)傳輸?shù)倪^(guò)程，從 08 循環(huán)顯示，8 代表數(shù)據(jù)傳輸完畢準(zhǔn)備傳送或接收下一字節(jié)數(shù)據(jù)。 . . .

26、13 / 154 4實(shí)驗(yàn)驗(yàn)證實(shí)驗(yàn)驗(yàn)證4.14.1 實(shí)驗(yàn)驗(yàn)證方案選擇實(shí)驗(yàn)驗(yàn)證方案選擇由于要在 DE2 板上驗(yàn)證 SPI 有一定難度。我們的方案一我們的方案一就是利用串口調(diào)試助手，PC 機(jī)作為從器件，目標(biāo)板做為主器件進(jìn)行 SPI 通訊。我們的方案二我們的方案二是完全在 DE2 板上模擬主從同步串行通訊，但是由于考慮到 DE2 板上可以用的驗(yàn)證設(shè)備（開關(guān)和 LED 燈）不夠，所以我們決定在 DE2 版上對(duì)所設(shè)計(jì)的 SPI 模塊進(jìn)行調(diào)整，自己發(fā)送的數(shù)據(jù)自己接收，模擬實(shí)現(xiàn)了主從之間通過(guò)不串行通訊。在這里我們采用的是方案 2，優(yōu)點(diǎn)是易于實(shí)現(xiàn)。我們把 SDO 發(fā)送數(shù)據(jù)模塊直接接到了 SDI數(shù)據(jù)接收模塊，因此我們只要驗(yàn)證：通過(guò)發(fā)送以自己數(shù)據(jù)，待 8 個(gè)時(shí)序脈沖后數(shù)據(jù)發(fā)送完的同時(shí)也被接收，則說(shuō)明我們的思路正確。4.24.2 實(shí)驗(yàn)現(xiàn)象實(shí)驗(yàn)現(xiàn)象說(shuō)明：開關(guān) SW8 代表 LOAD 數(shù)據(jù)裝載。 開關(guān) SW9 代表時(shí)鐘時(shí)能SW0SW7 作為發(fā)送數(shù)據(jù)的數(shù)據(jù)緩沖器，即發(fā)送模塊數(shù)據(jù)輸入端，存待發(fā)送的數(shù)據(jù)。 LED0LED7 讀取數(shù)據(jù)接收模塊的數(shù)據(jù)接收狀態(tài)。 數(shù)碼管循環(huán)顯示 08.當(dāng)我們撥動(dòng)開關(guān)，準(zhǔn)備好待發(fā)送數(shù)據(jù)時(shí)，先 LOAD 把數(shù)據(jù)送入緩沖區(qū)，然后使時(shí)鐘時(shí)能，這是開始發(fā)送和接收數(shù)據(jù)同步。數(shù)碼管從 08 顯示，當(dāng)數(shù)碼管顯示 8 時(shí)，燈的狀態(tài)與開關(guān)的狀態(tài)相對(duì)應(yīng)，燈亮代表數(shù)據(jù)位 1，燈滅為 0.然后我們準(zhǔn)備第二字節(jié)