數字邏輯系統(tǒng)教案

1、3.2 時序電路描述提問 什么是時序電路？時序電路與組合電路的區(qū)別？ 時序電路由輸入邏輯組合電路、輸出邏輯組合電路和存儲器三部分 組成，它們之間的邏輯關系可用輸出方程、驅動方程和狀態(tài)方程表 示。時序邏輯電路的特點(1) 時序邏輯由組合電路和存儲電路組成。(2) 在存儲元件的輸出和電路輸入之間存在反饋連接。 因而電路的工 作狀態(tài)，與時間因素相關，即時序電路的輸出由電路的輸入和原來 的狀態(tài)共同決定。時序電路通常分為兩大類 : 一類是同步時序邏輯電路， 電路中所有存 儲器由一個時鐘脈沖控制；另一類是異步時序電路，此類電路無公 共的時鐘脈沖。3.2.1 D 觸發(fā)器 提問 D 觸發(fā)器的輸入輸出關系Qn+

2、1 = D分析例 3-61、語句講解2、時序仿真322時序描述 VHDL規(guī)貝U1. 標準邏輯位數據類型 STD_LOGICBIT 數據類型定義：TYPE BIT IS('0','1');- 只有兩種取值STD_LOGI數據類型定義:TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-'); -有 9 種取值2. 設計庫和標準程序包LIBRARY WORK ;LIBRA

3、RY STD ;USE STD.STANDARD.ALL ;LIBRARY <設計庫名 >USE < 設計庫名>.<程序包名 >.ALL ;LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;3. 信號定義和數據對象例 3-6 中由于 Q1 被定義為器件的內部節(jié)點信號， 數據的輸出不像端 口信號那樣受限制，所以不必定義其端口模式。定義Q1的目的是為 了在設計更大的電路時使用由此引入的信號，這是一種常用的時序 電路的設計方式。4. 上升沿檢測表式和信號屬性函數 EVENT<信號名 >'EVENT對CLOCK

4、標識符的信號在當前的一個極小的時間段3內發(fā)生時間的 情況進行檢測。所謂發(fā)生事件，就是 CLOCK在其數據類型的取值范 圍內發(fā)生變化，從一種取值轉變到另一種取值（或電平方式） 。5. 不完整條件語句與時序電路提問是否可以認為CLK上升沿測定語句“CLK'EVENTANDCKK=T”就成為綜合器構建時序電路的必要條件？（否定） 時序電路構建關鍵在于利用不完整的條件語句的描述，這種構成時 序電路的方式是VHDL苗述時序電路最重要的途徑。通常，完整的條 件語句只能構成組合邏輯電路。注意：雖然在構建時序電路方面，可以利用不完整的條件語句所具 有的獨特構成時序電路， 但在利用條件語句進行純組合電路

5、設計時， 如果沒有充分考慮電路中所有可能出現的問題 （條件），即沒有列全 所有的條件及其對應的處理方法， 將導致不完整的條件語句的出現， 從而綜合出設計者不希望的組合與時序電路的混合體。3.2.3 時序電路的不同表述一、采用 CLK'EVENT AND （CLK='1'） AND （CLK'LAST_VALUE='O'）語句。如例 3-9二、采用 CLK='1' AND CLK'LAST_VALUE='0'語句。如例 3-10三、 調用rising_edge()函數。女口 3-11。次函數只用于標準邏輯位

6、數據類型STD_LOGI的信號，屬于STD_L0GIC_116程序包。四、采用WAIT UNTIL語句實現。女口 3-12五、利用進程的啟動特性產生對 CLK的邊沿檢測。女口 3-13六、電平觸發(fā)寄存器。如3-14注：時序電路常用的表達方法為第一種和第三種。3.3全加器的VHDL描述u1 h_adder dainh addera _or2aY couaiptlf adder"coutbinlAcd 卜|Bso 卜'Au3sumso*cinu2332 CASE 語句1. CASE語句CASE <表達式> ISWhen <選擇值或標識符 > => &

7、lt; 順序語句 >.; < 順序語句> ; When <選擇值或標識符 > => < 順序語句 >.; < 順序語句> ;WHEN OTHERS 二順序語句 >END CASE;case語句是無序的，所有表達式值都并行處理。case語句中的條件表達式的值必須舉窮盡，又不能重復。不能窮盡的條件表達式的值用 OTHER表示。含有任意項輸入的條件表達式， 對應用于任意項輸出， 而不能有 確定輸出 。2. 標準邏輯矢量數據類型B : OUT STD_LOGIC_VECTOR(7 DOWNTO ；0)或 SIGNAL A ：STD_LO

8、GIC_VECTOR(1 TO 4)B <= "01100010" ; - B(7) 為 '0'B(4 DOWNTO 1) <= "1101" ; - B(4) 為 '1'B(7 DOWNTO 4) <= A ;- B(6) 等于 A(2)SIGNAL C ：BIT_VECTOR(3 DOWNTO；0)3. 并置操作符 &SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;a <

9、;= '1' &'0' &d(1) &'1' ;-元素與元素并置，并置后的數組長度為 4IF a & d = "101011" THEN .-在IF條件句中可以使用并置符注：0 TO N與N DOWNTO的方向剛好相反 N DOWNTO最左邊為最高位。3.3.3 例化語句作用 :為了連接底層元件形成更高層次的電路設計結構 , 它引入一種 連接關系 ,將預先設計好的設計實體定義為一個元件 , 然后利用特定 的語句將此元件與當前的設計實體中指定端口相連接 , 從而為當前 設計實體引進一個新的低一級的

10、設計層次。元件例化語句由兩部分組成，第一部分是對一個現成的設計實體定 義為一個元件，語句的功能是對待調用的元件作出調用聲明。表達 式如下：COMPONENT件名 ISPORT ( 端口名表 ) ；END COMPONENT件名; COMPONENT h_adderPORT ( c ，d : IN STD_LOGIC;e，f : OUT STD_LOGIC); 第二部分則是此元件與當前設計實體中元件及端口的連接說明，表 達式如下：例化名 : 元件名 PORT MAP( 端口名 => 連接端口名 ,.); 映射方法分為兩類：1、位置映射方法， 就是下一層元件端口說明中的信號書寫順序位置 和PORT