數(shù)字電子技術基礎實驗指導書

1、實驗一 晶體管開關特性、限幅器與鉗位器一、實驗目的1觀察晶二極管、三極管的開關特性，熟知外電路參數(shù)變化對晶體管開關特性的影響。2掌握限幅器和鉗位器的基本工作原理二、實驗原理1晶體二極管的開關特性由于晶體二極管具有單向導電性，故其開關特性表現(xiàn)在正向導通與反向截止這兩種不同狀態(tài)的轉換過程。如圖1-1電路輸入端，施加一方波激勵信號v1，由于二極管結電容的存在，因而有充電、放電和存貯電荷的建立與消散的過程。因此當加在二極管上的電壓突然由正向偏置（+v1）變?yōu)榉聪蚱茫╲2）時，二極管并不立即截止，而是出現(xiàn)一個較大的反向電流，并維持一段時間tS（稱為存貯時間）后電流才開始減小，再經(jīng)tf（稱為下降時間）后

2、，反向電流才等于靜態(tài)特性上的反向電流Io，將trr=ts+tf叫做反向恢復時間。trr與二極管的結構有關，PN結面積小，結電容小，存貯電荷就少，ts就短。同時也與正向導通電流和反向電流有關。當管子選定后，減小正向導通電流和增大反向驅動電流，可加速電路的轉換過程。2晶體三極管的開關特性晶體三極管的開關特性是指它從載止到飽和導通，或從飽和導通到截止的轉換過程，而且這種轉換都需要一定的時間才能完成。如圖1-2所示的電路，施加一個足夠幅度（在v2和+v1之間變化）的矩形脈沖電壓v1激勵信號，就能使晶體管從截止狀態(tài)進入飽和導通，再從飽和進入截止?？梢娋w管T的集電極電流ic和輸出電壓vo的波形已不是一個

3、理想的矩形波，其起始部分和平頂部分都延遲了一段時間，其上升沿和下降沿都變得緩慢了，如圖1-2所示。圖中的td為延遲時間，tr為上升時間，ts為存貯時間，tf為下降時間，通常稱ton=td+tr為三極管開關的“接通時間”，toff=ts+tf為三極管開關的“斷開時間”。形成上述開關特性的主要原因乃是晶體管結電容之故。改善晶體管開關特性的方法是采用加速電容Cb和在晶體管的集電極加二極管D箝位，如圖1-3所示。Cb是一個近百PF的小電容，當v1正躍變期間，由于Cb的存在，Rb1相當于被短路，v1幾乎全部加到基極上，使T迅速進入飽和，td和tr大大縮短。當v1負躍變時，Rb1再次被短路，使T迅速截止，

4、也大大縮短了ts和tf，可見Cb僅在瞬態(tài)過程中才起作用，穩(wěn)態(tài)時相當于開路，對電路沒有影響。Cb既加速了晶體管的接通過程又加速了斷開過程，故稱之為加速電容，這是一種經(jīng)濟有效的方法，在脈沖電路中得到廣泛應用。箝位二極管D的作用是：當管子T由飽和進入截止時，隨著電源對分布電容和負載電圖1-1 晶體二極管的開關特性 圖1-2 晶體三極管的開關特性容的充電，vo逐漸上升。因為VccE，當vo超過E后，二極管D導通，使vo的最高值被箝位在E，從而縮短vo波形的上升邊沿，而且上升邊的起始部分又比較陡，所以大大縮短了輸出波形的上升時間tr。3利用二極管與三極管的非線性特性，可構成限幅器和箝位器。它們均是一種波

5、形變換電路，在實際中均有廣泛的應用。二極管限幅器是利用二極管導通時和截止時呈現(xiàn)的阻抗不同來實現(xiàn)限幅，其限幅電平由外接偏壓決定，三極管則利用其截止和飽和特性實現(xiàn)限幅。箝位的目的是將脈沖波形的頂部或底部箝制在一定的電平上。三、實驗儀器與器件請仔細查看數(shù)字電路實驗箱的結構：直流穩(wěn)壓電源、信號源、邏輯開關，電平顯示，元器件位置的布局及其使用方法。15V直流電源 2雙蹤示波器3連續(xù)脈沖源 4音頻信號源5直流數(shù)字電壓表62CP22、9013、3DK2、2AK2及R、C元件若干四、實驗內(nèi)容在實驗箱合適位置放置元件，然后接線。1二極管反向恢復時間的觀察按圖1-4接線，E為偏置電壓（02V可調(diào)）（1）輸入信號v

6、i為頻率f=20KHZ方波，E調(diào)至0V，用雙蹤示波器觀察和記錄輸入信號vi和輸出信號vo的波形，并讀出存貯時間ts和下降時間tf的值。（2）改變偏值電壓E（由0變到2V），觀察輸出波形vo的ts和tf的變化規(guī)律，記錄結果進行分析。2三極管開關特性的觀察 圖1-3 改善三極管開關特性的電路 圖1-4 二極管開關特性實驗電路按圖1-5接線，輸入v1為20KHZ方波信號（1）將B點接至負電源EB，使EB在04V內(nèi)變化。觀察并記錄輸出信號vo波形的td、tr、ts和tf的變化規(guī)律。（2）將B點換接在接地點，在Rb1上并一30PF的加速電容Cb，觀察Cb對輸出波形的影響，然后將Cb更換成300PF，觀察

7、并記錄輸出波形的變化情況。（3）去掉Cb，在輸出端接入負載電容CL=30PF，觀察并記錄輸出波形的變化情況。（4）在輸出端再并接一負載電阻RL=1K，觀察并記錄輸出波形的變化情況。（5）去掉RL，接入限幅二極管D（2AK2），觀察并記錄輸出波形的變化情況。3二極管限幅器圖1-5 三極管開關特性實驗電路 圖1-6 二極管限幅器按圖1-6接線，輸入v1為f=20KHZ，Vpp=4V的正弦波，令E=2V，1V，0V，1V，觀察輸出波形，并列表記錄。圖1-7 二極管箝位器 圖1-8 三極管限幅器4二極管箝位器按圖1-7接線，vi為f=10KHZ的方波信號，令E=1V，0V，1V，3V觀察輸出波形，并列

8、表記錄。5三極管限幅器按圖1-8接線，vi為正弦波，f=10KHZ，Vpp在05V范圍連續(xù)可調(diào)在不同的輸入幅度下，觀察輸出波形vo的變化，并列表記錄。五、實驗報告1 將實驗觀測到的波形畫在方格坐標紙上，并對它們進行分析和討論。2 總結外電路元件參數(shù)對二、三極管開關特性的影響。六、預習要求與思考1如何由+5V和5V直流穩(wěn)壓電源獲得+3V3V連續(xù)可調(diào)的電源。2熟知二極管、三極管開關特性的表現(xiàn)及提高開關速度的方法。3在二極管箝位器和限幅器中，若將二極管的極性及偏壓的極性反接，輸出波形會出現(xiàn)什么變化？實驗二 TTL集成邏輯門的邏輯功能與參數(shù)測試一、實驗目的1 掌握TTL集成與非門的邏輯功能和主要參數(shù)的

9、測試方法2 掌握TTL器件的使用規(guī)則3 進一步熟悉數(shù)字電路實驗臺的結構，基本功能和使用方法二、實驗原理本實驗采用4輸入雙與非門74LS20，即在一塊集成塊內(nèi)含有兩個互相獨立的與非門，每個與非門有四個輸入端。其邏輯符號及引腳排列如圖2-1（a）、（b）、（c）所示。 （a） （b） （c）原電子工業(yè)部標準（SJ） 國家標準（GB） 74LS20引腳排列邏輯符號 邏輯符號 圖2-1 74LS20邏輯符號及引腳排列1與非門的邏輯功能與非門的邏輯功能：當輸入端有一個或一個以上是低電平時，輸出端為高電平；只有當輸入端全部為高電平時，輸出端才是低電平（即由“0”得“1”，全“1”得“0”。）其邏輯表達式為

10、Y=AB。2TTL與非門的主要參數(shù)（1）低電平輸出電源電流ICCL和高電平輸出電源電流ICCH。與非門處于不同工作狀態(tài)，電源提供的電流是不同的。ICCL是指所有輸入端懸空，輸出端空載時，電源提供器件的電流。ICCH是指輸出端空載，每個門各有一個以上的輸入端接地，電源提供給器件的電流。通常ICCLICCH，它們的大小標志著器件靜態(tài)功耗的大小。器件的最大功耗為PCCL=VCC.ICCL。手冊中提供的電源電流和功耗電量值是指整個器件總的電源電流和總的功耗。ICCL和ICCH測試電路如圖2-2（a）、（b）所示。注意：TTL電路對電源電壓要求較嚴，電源電壓VCC只允許在+5V10的范圍內(nèi)工作，超過5.

11、5V將損壞器件；低于4.5V器件的邏輯功能將不正常。 （a） （b） （c） （d） 圖2-2 TTL與非門靜參數(shù)測試電路圖 （2）低電平輸入電流IiL和高電平輸入電流IiHIiL是指被測輸入端接地，其余輸入端懸空時，由被測輸入端流出的電流值。在多級門電路中，IiL相當于前級門輸出低電平時，后級向前級門灌入的電流，因此它關系到前級門的灌電流負載能力，即直接影響前級門電路帶負載的個數(shù)，因此希望IiL小些。IiH是指被測輸入端接高電平，其余輸入端接地，流入被測輸入端的電流值。在多級門電路中，它相當于前級門輸出高電平時，前級門的拉電流負載，其大小關系到前級門的拉電流負載能力，希望IiH小些。由于Ii

12、H較小，難以測量，一般免于測試。IiL與IiH的測試電路如圖2-2（c）、（d）所示。（3）扇出系數(shù)NoNo是指門電路能驅動同類門的個數(shù)，它是衡量門電路負載能力的一個參數(shù)，TTL與非門有兩種不同性質(zhì)的負載，即灌電流負載和拉電流負載，因此有兩種扇出系數(shù)，即低電平扇出系數(shù)NOL和高電平扇出系數(shù)NOH。通常IiHIiL，NOHNOL，故常以NOL作為門的扇出系數(shù)。NOL的測試電路如圖2-3所示，門的輸入端全部懸空，輸出端接灌電流負載RL，調(diào)節(jié)RL使IOL增大，VOL隨之增高，當VOL達到VOLm（手冊中規(guī)定低電平規(guī)范值0.4V）時的IOL就是允許灌入的最大負載電流，則NOL= 通常NOL8（4）電壓

13、傳輸特性門的輸出電壓Uo隨輸入電壓Ui而變化的曲線Uo=f（Ui）稱為門的電壓傳輸特性，通過它可讀得門電路的一些重要參數(shù)，如輸出高電平UOH、輸出低電平UOL、關門電平Uoff、開門電平VON、閥值電平UT及抗干擾容限UNL、UNH等值。測試電路如圖2-4所示，采用逐點測試法，即調(diào)節(jié)Rw，逐點測得Ui及Uo，然后繪成曲線。圖2-3 扇出系數(shù)試測電路 圖2-4 傳輸特性測試電路（5）平均傳輸延遲時間tpdtpd是衡量門電路開關速度的參數(shù)，它是指輸出波形邊沿的0.5Um至輸入波形對應邊沿0.5Um點的時間間隔，如圖2-5所示。（a） 傳輸延遲特性 （b） tpd的測試電路 圖2-5圖2-5(a)中

14、的tpdL為導通延遲時間，tpdH為截止延遲時間，平均傳輸延時時間為tpd=(tpdL+tpdH)tpd的測試電路如圖2-5(b)所示，由于TTL門電路的延遲時間較小，直接測量時對信號發(fā)生器和示波器的性能要求較高，故實驗采用測量由奇數(shù)個與非門組成的環(huán)形振蕩器的振蕩周期T來求得。其工作原理是：假設電路在接通電源后某一瞬間，電路中的A點為邏輯“1”，經(jīng)過三級門的延時后，使A點由原來的邏輯“1”變?yōu)檫壿嫛?”；再經(jīng)過三級門的延時后，A點電平又重新回到邏輯“1”。電路的其它各點電平也跟隨變化。說明使A點發(fā)生一個周期的振蕩，必須經(jīng)過6級門的延遲時間。因此平均傳輸延遲時間為tpd=三、實驗設備與器件1+5

15、V直流電流 2邏輯電平開關30-1指示器 4直流數(shù)字電壓表5直流毫安表 6直流微安表774LS202，WS-30-1k、10k電位器，200電阻器（0.5W）四、實驗內(nèi)容在合適的位置選取一個14P插座，并接好線，如圖2-6所示。1驗證TTL集成與非門74LS20的邏輯功能輸 入輸 出AnBnCnDnY111110111101111011110表2-1 圖2-6 與非門邏輯功能測試電路門的四個輸入端接邏輯開關輸出插口，以提供“0”與“1”電平信號，開關向上，輸出邏輯“1”，向下為邏輯“0”。門的輸出端接由LED發(fā)光二極管組成的0-1指示器的顯示插口，LED亮為邏輯“1”，不亮為邏輯“0”。接表2

16、-1的真值表逐個測試集成塊中兩個與非門的邏輯功能。274LS20主要參數(shù)的測試（1）分別按圖2-2，2-3，2-5（b）接線，將測試結果記入表2-2中。表2-2ICCL（mA）ICCH（mA）IiL（A）IOL（mA）NOL=tpd=（2）接圖2-4接線，調(diào)節(jié)電位器RW，使Ui從OV向高電平變化，逐點測量Ui和Uo的對應值，記入表2-3中。Ui（V）00.20.40.60.81.01.52.02.53.03.54.0Uo（V）五、實驗報告1記錄、整理實驗結果，并對結果進行分析。2畫出實測的電壓傳輸特性曲線，并從中讀出各有關參數(shù)值。六、TTL集成電路使用規(guī)則1接插集成塊時，要認清定位標記，不得插

17、反。2電源電壓使用范圍為+4.5V+5.5V之間，實驗中要求使用UCC=+5V。電源極性絕對不允許接錯。3閑置輸入端處理方法（1）懸空，相當于正邏輯“1”，對于一般小規(guī)模集成電路的數(shù)據(jù)輸入端，實驗時允許懸空處理。但易受外界干擾，導致電路的邏輯功能不正常。因此，對于接有長線的輸入端，中規(guī)模以上的集成電路使用集成電路較多的復雜電路，所有控制輸入端必須按邏輯要求接入電路，不允許懸空。（2）直接接電源電壓VCC（也可以串入一只110K的固定電阻）或接至某一固定電壓（+2.4V4.5V）的電源上，或與輸入端為接地的多余與非門的輸出端相接。（3）若前級驅動能力允許，可以與使用的輸入端并聯(lián)。4輸入端通過電阻

18、接地，電阻值的大小將直接影響電路所處的狀態(tài)。當R680時，輸入端相當于邏輯“0”；當R4.7K時，輸入端相當于邏輯“1”。對于不同系列的器件，要求的阻值不同。5輸出端不允許并聯(lián)使用（集電極開路門（oc）和三態(tài)輸出門電路（3s）除外）。否則不僅會使電路邏輯功能混亂，并會導致器件損壞。6輸出端不允許直接接地或直接接+5V電源，否則將損壞器件，有時為了使后級電路獲得較高的輸出電平，允許輸出端通過電阻R接至VCC，一般取R=35.1K。實驗三 CMOS集成邏輯門的邏輯功能與參數(shù)測試一、實驗目的1 掌握CMOS集成門電路的邏輯功能和器件的使用規(guī)則。2 學會CMOS集成門電路主要參數(shù)的測試方法。二、實驗原

19、理1CMOS集成電路是將N溝道MOS晶體管和P溝道MOS晶體管同時用于一個集成電路中，成為組合二種溝道MOS管性能的更優(yōu)良的集成電路。CMOS集成電路的主要優(yōu)點：（1）功耗低，其靜態(tài)工作電流在109A數(shù)量級，是目前所有數(shù)字集成電路中最低的，而TTL器件的功耗則大得多。（2）高輸入阻抗，通常大于1010，遠高于TTL器件的輸入阻抗。（3）接近理想的傳輸特性，輸出高電平可達電源電壓的99.9以上，低電平可達電源電壓的0.1以下，因此輸出邏輯電平的擺幅很大，噪聲容限很高。（4）電源電壓范圍廣，可在+3V+18V范圍內(nèi)正常運行。（5）由于有很高的輸入阻抗，要求驅動電流很小，約0.1A，輸出電流在+5V

20、電源下約為500A，遠小于TTL電路，如以此電流來驅動同類門電路，其扇出系數(shù)將非常大。在一般低頻率時，無需考慮扇出系數(shù)，但在高頻時，后級門的輸入電容將為主要負載，使其扇出能力下降，所以在較高頻率工作時，CMOS電路的扇出系數(shù)一般取1020。2CMOS門電路邏輯功能盡管CMOS與TTL電路內(nèi)部結構不同，但它們的邏輯功能完全一樣。本實驗將測定與門CC4082，或門CC4071，與非門CC4011，異或門CC4030的邏輯功能。各集成塊的邏輯功能與真值表參閱教材及有關資料。3CMOS與非門的主要參數(shù)CMOS與非門主要參數(shù)的定義及測試方法與TTL電路相仿，從略。4CMOS電路的使用規(guī)則由于CMOS電路

21、有很高的輸入阻抗，這給使用者帶來一定的麻煩，即外來的干擾信號很容易在一些懸空的輸入端上感應出很高的電壓，以至損壞器件。CMOS電路的使用規(guī)則如下：（1）UDD接電源正極，USS接電源負極（通常接地），不得接反。CC4000系列的電源允許電壓在+3+18V范圍內(nèi)選擇，實驗中一般要求使用+5+15V。（2）所有輸入端一律不準懸空閑置輸入端的處理方法：a）按照邏輯要求，直接接VDD（與非門）或VSS（或非門）。b）在工作頻率不高的電路中，允許輸入端并聯(lián)使用。（3）輸出端不允許直接與VDD或VSS連接，否則將導致器件損壞。（4）在裝接電路，改變電路連接或插、撥電路時，均應切斷電源，嚴禁帶電操作。（5）

22、焊接、測試和儲存時的注意事項：a電路應存放在導電的容器內(nèi)，有良好的靜電屏蔽。b焊接時必須切斷電源，電烙鐵外殼必須良好接地，或撥下烙鐵，靠其余熱焊接。c所有的測試儀器必須良好接地。d若信號源與CMOS器件使用兩組電源供電，應先開CMOS電源，關機時，先關信號源最后才關CMOS電源。三、實驗設備與器件1+5V直流電流 2雙蹤示波器3連續(xù)脈沖源 4邏輯電平開關50-1指示器 6直流數(shù)字電壓表7直流毫安表 8直流 微安表9邏輯筆10CC4011、CC4071、CC4082、CC4030 電位器100K、電阻1K四、實驗內(nèi)容1CMOS與非門CC4011參數(shù)測試（方法與TTL電路相同）（1）測試CC401

23、1一個門的ICCH，ICCL，IiH，IiL（2）測試CC4011一個門的傳輸特性（一個輸入端作信號輸入，另一個輸入端接邏輯高電平）（3）將CC4011的三個門串接成振蕩器，用示波器觀測輸入、輸出波形，并計算出tpd值。2驗證CMOS各門電路的邏輯功能，判斷其好壞。驗證與非門CC4011，或門CC4071，與門CC4082及異或門CC4030邏輯功能（取器件中的一個門進行驗證），其引腳見附錄。測試時，選好某一個14P插座，插入被測器件，其輸入端A、B接邏輯開關的輸出端插口，其輸出Z接至邏輯筆的輸入口，撥動邏輯電平開關，測試各輸出端的電位及邏輯狀態(tài)，并記入表3-1中。 表3-1輸 入 端輸 出

24、端 ZAB電位（V）邏輯狀態(tài)00011011圖3-1 與非門邏輯功能測試3觀察與非門、與門、或非門對脈沖的控制作用。選用與非門按圖3-2（a）、（b）接線，將一個輸入端接連續(xù)脈沖源（頻率為20KHZ），用示波器觀察兩種電路的輸出波形，記錄之。然后測定“與門”和“或非門”對連續(xù)脈沖的控制作用。 （a） （b）圖3-2 與非門對脈沖的控制作用五、預習要求1復習CMOS門電路的工作原理2熟悉實驗用各集成門引腳功能3畫出各實驗內(nèi)容的測試電路與數(shù)據(jù)記錄表格4畫好實驗用各門電路的真值表表格5各CMOS門電路閑置輸入端如何處理？六、實驗報告1整理實驗結果，用坐標紙畫出傳輸特性曲線。2根據(jù)實驗結果，寫出各門電

25、路的邏輯表達式，并判斷被測電路的功能好壞。實驗四 TTL集電極開路門與三態(tài)輸出門的應用一、實驗目的1 掌握TTL集電極開路門（OC門）的邏輯功能及應用2 了解集電極負載電阻RL對集電極開路門的影響3 掌握TTL三態(tài)輸出門（3S門）的邏輯功能及應用二、實驗原理數(shù)字系統(tǒng)中有時需要把兩個或兩個以上集成邏輯門的輸出端直接并接在一起完成一定的邏輯功能。對于普通的TTL門電路，由于輸出級采用了推拉式輸出電路，無論輸出是高電平還是低電平，輸出阻抗都很低。因此，通常不允許將它們的輸出端并接在一起使用。集電極開路門和三態(tài)輸出門是兩種特殊的TTL門電路，它們允許把輸出端直接并接在一起使用。1TTL集電極開路門（O

26、C門）本實驗所用OC與非門型號為2輸入四與非門74LS03，內(nèi)部邏輯圖及引腳排列如圖4-1（a）、（b）所示。OC與非門的輸出管T3是懸空的，工作時，輸出端必須通過一只外接電阻RL和電源EC相連接，以保證輸出電平符合電路要求。OC門的應用主要有下述三個方面（1）利用電路的“線與”特性方便的完成某些特定的邏輯功能。圖4-2所示，將兩個OC與非門輸出端直接并接在一起，則它們的輸出F=FAFB=A1A2B1B2=A1A2+B1B2即把兩個（或兩個以上）OC與非門“線與”可完成“與或非”的邏輯功能。（2）實現(xiàn)多路信息采集，使兩路以上的信息共用一個傳輸通道（總線）。（3）實現(xiàn)邏輯電平的轉換，以推動熒光數(shù)

27、碼管、繼電器、MOS器件等多種數(shù)字集成電路。 （a） （b） 圖4-1 74LS03內(nèi)部結構及引腳排列 OC門輸出并聯(lián)運用時負載電阻RL的選擇。圖4-3所示電路由n個OC與非門“線與”驅動有m個輸入端的N個TTL與非門，為保證OC與非門輸出電平符合邏輯要求，負載電阻RL阻值的選擇范圍為RLmax=RLmin=式中：IOHOC門輸出管截止時（輸出高電平UOH）的漏電流（約50A）ILMOC門輸出低電平UOL時允許最大灌入負載電流（約20mA）IiH負載門高電平輸入電流（50A）IiL負載門低電平輸入電流（1.6mA）ECRL外接電源電壓nOC門個數(shù)N負載門個數(shù)m接入電路的負載門輸入端總個數(shù)RL值

28、須小于RLmax，否則UOH將下降，RL值須大于RLmin，否則UOL將上升，又RL的大小會影響輸出波形的邊沿時間，在工作速度較高時，RL應盡量選取接近RLmin。除了OC與非門外，還有其它類型的OC器件，RL的選取方法也與此類同。圖4-2 OC與非門“線與”電路 圖4-3 OC與非門負載電阻RL的確定2TTL三態(tài)輸出門（3S門）TTL三態(tài)輸出門是一種特殊的門電路，它與普通的TTL門電路結構不同，它的輸出端除了通常的高電平、低電平兩種狀態(tài)外（這兩種狀態(tài)均為低阻狀態(tài)），還有第三種輸出狀態(tài)高阻狀態(tài)，處于高阻狀態(tài)時，電路與負載之間相當于開路。三態(tài)輸出門按邏輯功能及控制方式來分有各種不同類型，本實驗所

29、用三態(tài)門的型號是74LS125三態(tài)輸出四總線緩沖器，圖4-4（a）是三態(tài)輸出四總線緩沖器的邏輯符號，它有一個控制端（又稱禁止端或使能端）E，E=0為正常工作狀態(tài)，實現(xiàn)Y=A的邏輯功能；E=1為禁止狀態(tài)，輸出Y呈現(xiàn)高阻狀態(tài)。這種在控制端加低電平時電路才能正常工作的工作方式稱低電平使能。圖4-4（b）為74LS125引腳排列。表4-1為功能表。（a） （b）圖4-4 74LS125三態(tài)四總線緩沖器邏輯符號及引腳排列三態(tài)電路主要用途之一是實現(xiàn)總線傳輸，即用一個傳輸通道（稱總線），以選通方式傳送多路信息。圖4-5所示，電路中把若干個三態(tài)TTL電路輸出端直接連接在一起構成三態(tài)門總線，使用時，要求只有需要

30、傳輸信息的三態(tài)控制端處于使能態(tài)（E=0）其余各門皆處于禁止狀態(tài)（E=1）。由于三態(tài)門輸出電路結構與普通TTL電路相同，顯然，若同時有兩個或兩個以上三態(tài)門的控制端處于使能態(tài)，將出現(xiàn)與普通TTL門“線與”運用時同樣的問題，因而是絕對不允許的。 表4-1輸 入輸 出EAF00101101高阻態(tài) 圖4-5 三態(tài)輸出門實現(xiàn)總線傳輸三、實驗設備與器件1+5V直流電源 2+15V直流電源3示波器 4直流數(shù)字電壓表5單次脈沖源 6連續(xù)脈沖源7邏輯電平開關 80-1指示器974LS03 74LS125 74LS04四、實驗內(nèi)容1TTL集電極開路與非門74LS03負載電阻RL的確定。用兩個集電極開路與非門“線與”

31、使用驅動一個TTL非門，按圖4-6連接實驗電路。負載電阻由一個200電阻和一個20K電位器串接而成，取EC=5V，UOH=3.5V，UOL=0.3V。接通電源，用邏輯開關改變兩個OC門的輸入狀態(tài)，先使OC門“線與”輸出高電平，調(diào)節(jié)RW至使UOH=3.5V，測得此時的RL即為RLmax，再使電路輸出低電平UOL=0.3V，測得此時的RL即為RLmin。圖4-6 74LS03負載電阻確定2集電極開路門的應用（1）用OC門實現(xiàn)F=AB+CD+EF實驗時輸入變量允許用原變量和反變量，外接負載電阻RL自取合適的值。*（2）用OC門實現(xiàn)異或邏輯。*（3）用OC電路作TTL電路驅動CMOS電路的接口電路，實

32、現(xiàn)電平轉換。實驗電路如圖4-7所示。圖4-7 OC電路驅動CMOS電路接口電路a在電路輸入端加不同的邏輯電平值，用直流數(shù)字電壓表測量集電極開路與非門及CMOS與非門的輸出電平值。b在電路輸入端加1KHZ方波信號，用示波器觀察A、B、C、各點電壓波形幅值的變化。3三態(tài)輸出門（1）測試74LS125三態(tài)輸出門的邏輯功能三態(tài)門輸入端接邏輯開關，控制端接單脈沖源，輸出端接0-1指示器顯示插口。逐個測試集成塊中四個門的邏輯功能，記入表4-2中。（2）三態(tài)輸出門的應用將四個三態(tài)緩沖器按圖4-8接線，輸入端按圖示加輸入信號，控制端接邏輯開關，輸出端接0-1指示器顯示插口，先使四個三態(tài)門的控制端均為高電平“1

33、”，即處于禁止狀態(tài)，方可接通電源，然后輪流使其中一個門的控制端接低電平“0”，觀察總線的邏輯狀態(tài)。注意，應先使工作的三態(tài)門轉換到禁止狀態(tài)，再讓另一個門開始傳遞數(shù)據(jù)。記錄實驗結果。圖4-8 用74LS125實現(xiàn)總線傳輸實驗電路表4-2輸 入輸 出EA001101五、實驗預習要求1復習TTL集電極開路門和三態(tài)輸出門工作原理。2計算實驗中各RL阻值，并從中確定實驗所用RL值（選標稱值）。4 畫出用OC與非門實現(xiàn)實驗內(nèi)容2（1）、（2）的邏輯圖。5 在使用總線傳輸時，總線上能不能同時接有OC門與三態(tài)輸出門？為什么？六、實驗報告1畫出實驗電路圖，并標明有關外接元件值。2整理分析實驗結果，總結集電極開路門

34、和三態(tài)輸出門的優(yōu)缺點。實驗五 集成邏輯電路的連接和驅動一、實驗目的1掌握TTL、CMOS集成電路輸入電路與輸出電路的性質(zhì)。2掌握集成邏輯電路相互銜接時應遵守的規(guī)則和實際銜接方法。二、實驗原理1TTL電路輸入輸出電路性質(zhì)當輸入端為高電平時，輸入電流是反向二極管的漏電流，電流極小。其方向是從外部流入輸入端。當輸入端處于低電平時，電流由電源VCC經(jīng)內(nèi)部電路流出輸入端，電流較大，當與上一級電路銜接時，將決定上級電路應具的負載能力。高電平輸出電壓在負載不大時為3.5V左右。低電平輸出時，允許后級電路灌入電流，隨著灌入電流的增加，輸出低電平將升高，一般LS系列TTL電路允許灌入8mA電流，即可吸收后級20

35、個LS系列準門的灌入電流。最大允許低電平輸出電壓為0.4V。2CMOS電路輸入輸出電路性質(zhì)一般CC系列的輸入阻抗可高達1010，輸入電容在5pf以下，輸入高電平通常要求在3.5V以上，輸入低電平通常為1.5V以下。因CMOS電路的輸出結構具有對稱性，故對高低電平具有相同的輸出能力，負載能力較小，僅可驅動少量的CMOS電路。當輸出端負載很輕時，輸出高電平將十分接近電源電壓；輸出低電平時將十分接近地電位。在高速CMOS電路54/74HC系列中的一個子系列54/74HCT，其輸入電平與TTL電路完全相同，因此在相互取代時，有需考慮電平的匹配問題。3集成邏輯電路的銜接在實際的數(shù)字電路系統(tǒng)中總是將一定數(shù)

36、量的集成邏輯電路按需要前后連接起來。這時，前級電路的輸出將與后級電路的輸入相連并驅動后級電路工作。這就存在著電平的配合和負載能力這兩個需要妥善解決的問題。可用下列幾個表達式來說明連接時所要滿足的條件VOH（前級）ViH（后級）VOL（前級）ViL（后級）VOH（前級）nIiH（后級）VOL（前級）nIiL（后級） n為后級門的數(shù)目（1）TTL與TTL的連接TTL集成邏輯電路的所有系列，由于電路結構形式相同，電平配合比較方便，不需要外接元件可直接連接，主要的限制是受低電平時負載能力的限制。表5-1列出了74系列TTL電路的扇出系數(shù)。表5-174LS0074ALS00740074L0074S007

37、4LS002040540574ALS00204054057400408010401074L001020220174S00501001210012（2）TTL驅動CMOS電路TTL電路驅動CMOS電路時，由于CMOS電路的輸入阻抗高，故此驅動電流一般不會受到限制，但在電平配合問題上，低電平是可以的，高電平時有困難，因為TTL電路在滿載時，輸出高電平通常低于CMOS電路對輸入高電平的要求，因此為保證TTL輸出高電平時，后級的CMOS電路能可靠工作，通常要外接一個提拉電阻R，如圖5-1所示，使輸出高電平達到3.5V以上，R的取值為26.2K較合適，這時TTL后級的CMOS電路數(shù)目實際上是沒有什么限制

38、的。（3）COS驅動TTL電路圖5-1 TTL電路驅動CMOS電路表5-2LS-TTLL-TTLTTLASL-TTLCC4001B 系列1202MC14001B系列1202MM74HC及74HCT系 列1020220CMOS的輸出電平能滿足TTL對輸入電平的要求，而驅動電流將受限制，主要是低電平時的負載能力。表5-2列出了一般CMOS電路驅動TTL電路時的扇出系數(shù)，從表中可見，除了74HC系列外的其它CMOS電路驅動TTL的能力都較低。既要使用此系列又要提高其驅動能力時，可采用以下兩種方法a采用CMOS驅動器，如CC4049，CC4050是專為給出較大驅動能力而設計的CMOS電路。b幾個同功能

39、的CMOS電路并聯(lián)使用，即將其輸入端并聯(lián)，輸出端并聯(lián)（TTL電路是不允許并聯(lián)的）。（4）CMOS與CMOS的銜接CMOS電路之間的連接十分方便，不需另外接元件。對直流參數(shù)來講，一個CMOS電路可帶動的CMOS電路數(shù)量是不受限制，但在實際使用時，應當考慮后級門輸入電容對前級門的傳輸速度的影響，電容太大時，傳輸速度要下降，因此在高速使用時要從負載電容來考慮，例如CC4000T系列。CMOS電路在10MHZ以上速度運用時應限制在20個門以下。三、實驗設備與器件1+5V直流電源 2邏輯電平開關30-1指示器 4直流數(shù)字電壓表5直流毫安表 6邏輯筆774LS002，CC4001，74HC00， 電 阻：

40、100 470 3K 電位器：47K 10K 4.7K四、實驗內(nèi)容1 測試TTL電路74LS00及CMOS電路CC4001的輸出特性 （a） （b）圖5-2 74LS00與非門與CC4001或非門電路引腳排列測試電路如圖5-3所示，圖中以與非門74LS00為例畫出了高、低電平兩種輸出狀態(tài)下輸出特性的測量方法。改變電位器RW的阻值，從而獲得輸出伏安特性曲線，R為限流電阻。（a） 高電平輸出 （b） 低電平輸出 圖5-3 與非門電路輸出特性測試電路（1）測試TTL電路74LS00的輸出特性在實驗臺的合適位置選取一個14P插座。插入74LS00，R取為100，高電平輸出時，RW取470，低電平輸出時

41、，RW取10K，高電平測試時應測量空載到最小允許高電平（2.7V）之間的一系列點；低電平測試時應測量空載到最大允許低電平（0.4V）之間的一系列點。（2）測試CMOS電路CC4001的輸出特性測試時R取為470，RW取4.7K高電平測試時應測量從空載到輸出電平降到4.6V為止的一系列點；低電平測試時應測量從空載到輸出電平升到0.4V為止的一系列點。2TTL電路驅動CMOS電路用74LS00的一個門來驅動CC4001的四個門，實驗電路如圖5-1，R取3K。測量連接3K與不連接3K電阻時的邏輯功能及74LS00的輸出高低電平（測試邏輯功能時，可用實驗箱上的邏輯筆進行測試，邏輯筆的電源+VCC接+5

42、V，其輸入口1NPVT通過一根導線接至所需的測試點）。3CMOS電路驅動TTL電路，電路如圖5-4所示，被驅動的電路用74LS00的八個門并聯(lián)。 圖5-4 CMOS驅動TTL電路電路的輸入端接邏輯開關輸出插口，八個輸出分別接邏輯電平顯示的輸入插口。先用CC4001的一個門來驅動，觀測CC4001的輸出電平和74LS00的輸出邏輯功能。然后將CC4001的其余三個門，一個個并聯(lián)到第一個門上（輸入與輸入并聯(lián)，輸出與輸出并聯(lián)），分別觀察CMOS的輸出電平及74LS00邏輯功能。最后用1/4 74HC00代替1/4 CC4001，測試其輸出電平及系統(tǒng)的邏輯功能。五、預習要求1自擬各實驗記錄用的數(shù)據(jù)表格

43、，及邏輯電平記錄表格。2熟悉所用集成電路的引腳功能。六、實驗報告1整理實驗數(shù)據(jù)，作出輸出伏安特性曲線，并加以分析。2通過本次實驗，你對不同集成電路的銜接得出什么結論？實驗六 組合邏輯電路實驗分析一、實驗目的1掌握組合邏輯電路的分析方法與測試方法2了解組合電路的冒險現(xiàn)象及其消除方法二、實驗原理1組合電路是最常見的邏輯電路，可以用一些常用的門電路來組合成具有其它功能的門電路。例如，根據(jù)與門的邏輯表達式Z=AB=AB得知，可以用兩個與非門組合成一個與門。還可以組合成更復雜的邏輯關系。2組合電路的分析是根據(jù)所給的邏輯電路，寫出其輸入與輸出之間的邏輯函數(shù)表達式或真值表，從而確定該電路的邏輯功能。3組合電

44、路設計過程是在理想情況下進行的，即假設一切器件均沒有延遲效應，但實際上并非如此，信號通過任何導線或器件都需要一段響應時間，由于制造工藝上的原因，各器件延遲時間的離散性很大，這就有可能在一個組合電路中，在輸入信號發(fā)生變化時，有可能產(chǎn)生錯誤的輸出。這種輸出出現(xiàn)瞬時錯誤的現(xiàn)象稱為組合電路的冒險現(xiàn)象（簡稱險象）。本實驗僅對邏輯冒險中的靜態(tài)O型與1型冒險進行研究。（a）簡單組合電路 （b）輸入A變化時的波形圖圖6-1 O型靜態(tài)險象如圖6-1所示電路其輸出函數(shù)Z=A+A，在電路達到穩(wěn)定時，即靜態(tài)時，輸出F總是1。然而在輸入A變化時（動態(tài)時）從圖6-1（b）可見，在輸出Z的某些瞬間會出現(xiàn)O，即當A經(jīng)歷10的

45、變化時，Z出現(xiàn)窄脈沖，即電路存在靜態(tài)O型險象。同理，如圖6-2所示電路，Z=AA，存在有靜態(tài)1型險象。 （a） （b） 圖6-2 1 型靜態(tài)險象進一步研究得知，對于任何復雜的按“與或”或“或與”函數(shù)式構成的組合電路中，只要能成為A+A或AA的形式，必然存在險象。為了消除此險象，可以增加校正項，前者的校正項為被賦值各變量的“乘積項”，后者的校正項為被賦值各變量的“和項”。還可以用卡諾圖的方法來判斷組合電路是否存在靜態(tài)險象，以及找出校正項來消除靜態(tài)險象。三、實驗設備與器件1+5V直流電源 2雙蹤示波器3連續(xù)脈沖源 4邏輯電平開關50-1指示器6CC4011 CC4030 CC4071四、實驗內(nèi)容1

46、分析、測試用與非門CC4011組成的半加器的邏輯功能（1）寫出圖6-3的邏輯表達式 圖6-3 由與非門組成的半加器電路（2）根據(jù)表達式列出真值表，并畫出卡諾圖判斷能否簡化 B 0 1 B 0 1A A 0 01 1S= C=ABZ1Z2Z3SC00011011（3）根據(jù)圖6-3，在實驗箱選定兩個14P插座，插好兩片CC4011，并接好連線，A、B兩輸入接至邏輯開關的輸出插口。S、C分別接至邏輯電平顯示輸入插口。按下表要求進行邏輯狀態(tài)的測試，并將結果填入表中，同時與上面真值表進行比較，兩者是否一致。ABSC00011011 圖6-4 半加器電路2分析、測試用異或門CC4030和與非門CC4011

47、組成的半加器邏輯電路根據(jù)半加器的邏輯表達式可知，半加的和S是A、B的異或，而進位C是A、B的相與，故半加器可用一個集成異或門和二個與非門組成，如圖6-4所示。測試方法同1（3）項，將測試結果填入自擬表格中，并驗證邏輯功能。3分析、測試全加器的邏輯電路（1）寫出圖6-5電路的邏輯表達式 S= X1= X2= X3= Di= Gi= 圖6-5 由與非門組成的全加器電路（2）列出真值表AiBiDi-1SX1X2X3DiGi000010100110001011101111（3）根據(jù)真值表畫出邏輯函數(shù)Si、Ci的卡諾圖 Bi Bi Di1 Di1 Ai 00 01 11 10 Ai 00 01 11 1

48、0 0 0 1 1 Di= Gi=（4）按圖6-5要求，選擇與非門并接線，進行測試，將測試結果填入下表，并與上面真值表進行比較邏輯功能是否一致。AiBiDi-1DiGi0000101001100010111011114分析、測試用異或門、或非門和非門組成的全加器邏輯電路。根據(jù)全加器的邏輯表達式全加和 Di =（AiBi）Di-1進 位 Gi =（AiBi）Di-1+AiBi可知一位全加器可以用兩個異或門和兩個與門一個或門組成。（1）畫出用上述門電路實現(xiàn)的全加器邏輯電路。（2）按所畫的原理圖，選擇器件，并在實驗箱上接線。（3）進行邏輯功能測試，將結果填入自擬表格中，判斷測試是否正確。5觀察冒險現(xiàn)象按圖6-6接線，當B=1，C=1時，A輸入矩形波（f=1MHZ以上），用示波器觀察Z輸出波形。并用添加校正項方法消除險象。 圖 6-6五、實驗預習要求1復習組合邏輯電路的分析方法。2復習用與非門和異或門等構成半加器、全加器的工作原理