數(shù)電EDA簡易電子琴Verilog設計

1、.數(shù)字電子技術課程設計- 簡易電子琴設計專業(yè)班級： 電子姓名 ：學號 ：日期 ： 2015.6.5一、設計任務用 Verilog HDL語言設計簡易電子琴。精選范本.（ 1）單獨從左至右按下 S1-S7 每個按鍵后能夠各自對應發(fā)出 “ 哆來咪發(fā)唆啦西”的音樂聲；（ 2）按下最右邊按鍵（ S8），同時再配合按下 S1-S7 鍵后，發(fā)高八度的對應音；（ 3）按鍵需要進行“消抖”處理；（ 4）外部輸入脈沖信號頻率為 1mhz；（ 5）擴展要求：自主設計（增加低 8 度功能）。二、實驗目的1、學習 verilogHDL 語言的基本運用，能夠利用其進行簡單編程；2、學習使用 Quartus 7.0 的基

2、本操作，能夠利用其進行簡單的設計；3、結合實踐加深對理論知識的理解。三、設計原理1）喇叭的振動頻率不同，導致產(chǎn)生不同的聲音；振動頻率越低，聲音越低沉，振動頻率越高，聲音越尖銳。題目中音樂基本音的 “哆”對應頻率為 523Hz 、“來”對應頻率為 587Hz 、“咪” 對應頻率為 659Hz 、“發(fā)” 對應頻率為 698Hz 、“唆”對應頻率為 784Hz 、“啦”對應頻率為 880Hz 、“西”對應頻率為 998Hz。低 8 度音：基本音頻率 /2 ，例如低音 1 的頻率為 523/2=261.5Hz 。高 8 度音：基本音頻率× 2，例如高音 1 的頻率為 523× 2=

3、1046Hz.。不同的頻率產(chǎn)生利用給定的時鐘脈沖來進行分頻實現(xiàn)。（2）消抖的原理：按鍵默認輸入邏輯 1，當有按鍵按下時對應的輸入為邏輯 0（但會存在抖動） ，當 FPGA開始檢測到該引腳從 1變?yōu)?0后開始定時（按鍵抖動時間大約 10ms），定時時間結束后若該引腳仍然為 0則表示確實發(fā)生按鍵按下， 否則視為抖動而不予以理會； 按鍵松開過程的消抖處理和按下時原理一樣。（3）原理框圖精選范本.四、程序設計消抖模塊module xiaodou(key_in,key_out,clk);input key_in;input clk;output key_out;reg key_out;reg 2:0pr

4、esta;integer q;parameter s0=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100,s5=3'b101,s6=3'b110,s7=3'b111;always(posedge clk)begincase(presta)s0:精選范本.beginkey_out<=0;q<=0;if(key_in=1)presta<=s0;elsepresta<=s1;ends1:beginkey_out<=0;if(q>9999)presta<

5、=s2;elseq<=q+1;ends2:beginkey_out<=0;q<=0;if(key_in=1)presta<=s0;elsepresta<=s3;ends3:beginkey_out<=1;q<=0;if(key_in=0)presta<=s3;elsepresta<=s4;ends4:beginkey_out<=1;if(q>44444)presta<=s5;elseq<=q+1;ends5:精選范本.beginq<=0;if(key_in=1)presta<=s0;elsepresta&

6、lt;=s3;ends6:beginpresta<=s0;ends7:beginpresta<=s0;endendcaseendend module按鍵模塊module anjian(a,b,c,d,e,f,g,h,i,qout);input a,b,c,d,e,f,g,h,i;output 10:0 qout;reg 8:0 q;reg 10:0 qout;always(a or b or c or d or e or f or g or h or i)beginq0=i;q1=h;q2=g;q3=f;q4=e;q5=d;q6=c;q7=b;q8=a;endalways(q)be

7、gincase(q)9'b100000000:qout<=11'b01110111100;9'b010000000:qout<=11'b01101010011;9'b001000000:qout<=11'b01011110111;9'b000100000:qout<=11'b01011001100;9'b000010000:qout<=11'b01001111110;精選范本.9'b000001000:qout<=11'b01000111000;9'b00

8、0000100:qout<=11'b00111110101;9'b100000010:qout<=11'b00111011110;9'b010000010:qout<=11'b00110101010;9'b001000010:qout<=11'b00101111011;9'b000100010:qout<=11'b00101100110;9'b000010010:qout<=11'b00100111111;9'b000001010:qout<=11'

9、b00100011100;9'b000000110:qout<=11'b00011111011;9'b100000001:qout<=11'b11101111000;9'b010000001:qout<=11'b11010100110;9'b001000001:qout<=11'b10111101110;9'b000100001:qout<=11'b10110011000;9'b000010001:qout<=11'b10011111100;9'b0000

10、01001:qout<=11'b10001110000;9'b000000101:qout<=11'b01111101010;9'b000000011:qout<=11'b00000000000;9'b000000001:qout<=11'b00000000000;9'b000000000:qout<=11'b00000000000;9'b000000010:qout<=11'b00000000000;default:qout<=qout;endcaseendend

11、module分頻模塊module fenpin(clk_1M,yuzhi,pl_out);input clk_1M;input 10:0yuzhi;reg 10:0q;output pl_out;reg pl_out;always(posedge clk_1M)beginif(yuzhi>0)beginif(q<yuzhi)beginq<=q+1;pl_out<=0;endelse精選范本.beginq<=11'b00000000000;pl_out<=1;endendelsebeginq<=11'b00000000000;pl_out<=1;endendendmodule五、原理圖及仿真波形圖六、心得體會由于之前對本次設計所需知識了解較少， 所以在實驗過程中遇到了很多的困難，真的很難，但是同樣在解決各種困難的過程中也有所收獲。 從書本上獲得的知識跟實踐之間具有很大的差距，這要求我們要加強鍛煉自己的實際操作能力。精選范本.首先，在課程設計之前， 要