數(shù)字式相位差測量儀的設(shè)計(jì)說明

1、目 錄緒論11 系統(tǒng)設(shè)計(jì)方案21.1 設(shè)計(jì)任務(wù)的分析21.1.1 設(shè)計(jì)主要容與基本要求21.1.2 技術(shù)指標(biāo)21.2 系統(tǒng)方案的選擇21.3 系統(tǒng)的總體設(shè)計(jì)方案32 系統(tǒng)硬件電路的設(shè)計(jì)42.1 信號(hào)整形電路的設(shè)計(jì)42.1.1 LM339 的簡介42.1.2 最簡單的信號(hào)整形電路的設(shè)計(jì)42.1.3 采用了施密特觸發(fā)器組成的信號(hào)整形電路的設(shè)計(jì)52.2 FPGA數(shù)據(jù)采集電路62.2.1 FPGA數(shù)據(jù)采集電路的功能分析62.2.2 FPGA數(shù)據(jù)采集電路的原理72.2.3 FPGA數(shù)據(jù)采集電路中各模塊確定72.3 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì)82.3.1 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì)82.3.2 數(shù)據(jù)顯

2、示電路的設(shè)計(jì)93 軟件部分的設(shè)計(jì)123.1 FPGA數(shù)據(jù)采集電路的VHDL語言程序設(shè)計(jì)123.1.1 VHDL語言的簡介123.1.2 VHDL語言程序設(shè)計(jì)123.2 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的程序設(shè)計(jì)123.2.1 數(shù)據(jù)處理的技巧分析123.2.2 軟件設(shè)計(jì)思路134 系統(tǒng)的仿真與調(diào)試174.1 FPGA數(shù)據(jù)采集電路的調(diào)試174.1.1 軟件調(diào)試174.1.2 程序下載194.1.3 調(diào)試中的問題204.2 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的軟件制作與調(diào)試204.2.1 操作過程204.2.2 問題分析214.3 系統(tǒng)的聯(lián)合調(diào)試與驗(yàn)證21結(jié)論22參考文獻(xiàn)23附錄一：元器件清單25附錄二：程序清單26致4

3、7數(shù)字式相位差測量儀的設(shè)計(jì)摘 要本設(shè)計(jì)數(shù)字式相位差測量系統(tǒng)使用FPGA和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測控主體。FPGA主要負(fù)責(zé)采集兩個(gè)同頻待測正弦信號(hào)的頻率和相位差所對(duì)應(yīng)的時(shí)間差，而兩個(gè)同頻待測正弦信號(hào)經(jīng)過信號(hào)整形電路變成方波后送入FPGA數(shù)據(jù)采集電路中。而單片機(jī)負(fù)責(zé)讀取FPGA所采集到的數(shù)據(jù)并根據(jù)這些數(shù)據(jù)計(jì)算待測正弦信號(hào)的頻率和相位差，并同時(shí)通過功能鍵切換在八位七段共陽極數(shù)碼管上顯示出待測信號(hào)的頻率和相位差,具有數(shù)字顯示功能。此系統(tǒng)具有不易受外界干擾，可靠性好，測量精度高等優(yōu)點(diǎn)。如在此設(shè)計(jì)基礎(chǔ)上進(jìn)一步從可靠性、穩(wěn)定性等方面進(jìn)行完善，便可應(yīng)用于實(shí)際的工業(yè)系統(tǒng)之中。關(guān)鍵詞相位差 測量 FPGA

4、單片機(jī)Design of Digital Phase Difference Measurement InstrumentAbstractThe design that digital phase difference measurement system combines FPGA with SCM which constitutes the main measuring and controlling system of this entire design. FPGA is used to collect the time differencesrespectively correspon

5、ding to the frequency and phase difference of the measured sine signals with the same frequency.Ahead of that ，the measured sine signals of the same frequency should be changed to the forms of square waves by the plastic circuit module.At the same time, SCM is used to accept the data signals collect

6、ed by FPGA , and then according to these data signals ,calculates the frequency and phase difference of the measured sine signals with the same frequency. And also on the meanwhile, SCM can switch the function buttons to show frequency and phase difference by the 8 Common Anode Seven-Segment LEDswhi

7、ch have the functions of digital display. This system can resist the outside interferences and has the advantages of reliability and high- precision measurement .If this design is further improved in stabilization and reliability , it can be used in the real industrial system . Keywordsphase differe

8、nce measurementFPGA SC47 / 51緒論 同頻率正弦信號(hào)間的相位差測量在電工技術(shù)、工業(yè)自動(dòng)化、智能控制與通訊、電子等許多領(lǐng)域都有著廣泛的應(yīng)用，如電工領(lǐng)域中的電機(jī)功角測試，介質(zhì)材料損耗角的確定等。因此，相位差測量技術(shù)有著廣泛的實(shí)用價(jià)值。故本項(xiàng)課題具有重要的學(xué)術(shù)價(jià)值和較大的社會(huì)效益。傳統(tǒng)的硬件法測量,是純粹地使用模擬電路的方法。由于其電路結(jié)構(gòu)比較復(fù)雜、易受外界干擾影響以與準(zhǔn)確度較差等缺點(diǎn)，限制了它的發(fā)展。而FPGA是20世紀(jì)90年代發(fā)展起來的大規(guī)模可編程邏輯器件，隨著EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級(jí)，結(jié)合其并行工作方式，在超高速、

9、實(shí)時(shí)測控方面具有廣闊的應(yīng)用前景1；并且FPGA具有高集成度、高可靠性，I/O資源豐富，可以現(xiàn)場在線編程等優(yōu)點(diǎn)，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積。而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能。根據(jù)以上芯片的特點(diǎn)，本設(shè)計(jì)大概可以分為三個(gè)部分進(jìn)行：數(shù)據(jù)采集電路、數(shù)據(jù)運(yùn)算控制電路和顯示電路。鑒于FPGA具有集成度高，I/O資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)采用FPGA完成數(shù)據(jù)采集，結(jié)合單片機(jī)進(jìn)行數(shù)據(jù)處理以與鍵盤和顯示的控制，從而構(gòu)成一個(gè)完整的相位測量系統(tǒng)。其中，F(xiàn)PGA主要負(fù)責(zé)采集兩個(gè)同頻待測信號(hào)的頻率和相位

10、差所對(duì)應(yīng)的時(shí)間差，并把結(jié)果通過I/O口輸出給單片機(jī)，而單片機(jī)負(fù)責(zé)讀取來自FPGA的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測正弦信號(hào)的頻率與兩路同頻正弦信號(hào)的相位差，同時(shí)通過功能鍵切換從數(shù)碼管顯示出待測信號(hào)的頻率和相位差3。同時(shí)，在系統(tǒng)的前端，需要對(duì)被測正弦信號(hào)通過遲滯比較器進(jìn)行整形，使正弦波變成方波信號(hào)，并送給FPGA進(jìn)行處理，此外，考慮到對(duì)系統(tǒng)輸入阻抗的要求，需在整形電路前加一級(jí)跟隨器以提高輸入阻抗，數(shù)字式相位差測量系統(tǒng)采用FPGA和單片機(jī)相結(jié)合，構(gòu)成整個(gè)設(shè)計(jì)系統(tǒng)的測控主體。此系統(tǒng)具有不易受外界干擾，可靠性好，測量精度高等優(yōu)點(diǎn)，具有一定的研究意義和開發(fā)價(jià)值。如在此設(shè)計(jì)基礎(chǔ)上進(jìn)一步從可靠性、穩(wěn)定性等方面進(jìn)

11、行完善，便可應(yīng)用于實(shí)際的工業(yè)系統(tǒng)之中。1 系統(tǒng)設(shè)計(jì)方案1.1 設(shè)計(jì)任務(wù)的分析1.1.1 設(shè)計(jì)主要容與基本要求設(shè)計(jì)一個(gè)具有數(shù)字顯示功能的簡易低頻數(shù)字式相位測量系統(tǒng)，要求采用FPGA、基于VHDL語言來實(shí)現(xiàn)系統(tǒng)中的關(guān)鍵技術(shù)，要求進(jìn)行測量方法的分析比較并選擇一種高精度測量方案加以實(shí)現(xiàn)。1.1.2 技術(shù)指標(biāo)(1)信號(hào)頻率圍：20Hz20kHz。 (2)相位測量儀的輸入阻抗100kW。 (3)相位測量絕對(duì)誤差2°。 (4)相位差數(shù)字顯示：相位讀數(shù)為0°-359.9°，分辨力為0.1°。1.2 系統(tǒng)方案的選擇傳統(tǒng)的硬件法測量,是純粹地使用模擬電路的方法。由于其電路結(jié)

12、構(gòu)比較復(fù)雜、易受外界干擾影響以與準(zhǔn)確度較差等缺點(diǎn)，限制了它的發(fā)展。且這種方法難以滿足設(shè)計(jì)任務(wù)書的各項(xiàng)要求。如果僅僅用8051單片機(jī)因其填充計(jì)數(shù)脈沖的限制，也達(dá)不到設(shè)計(jì)任務(wù)書的各項(xiàng)要求。而FPGA是20世紀(jì)90年代發(fā)展起來的大規(guī)模可編程邏輯器件，隨著EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測控方面具有廣闊的應(yīng)用前景2；并且FPGA具有高集成度、高可靠性，I/O資源豐富，可以現(xiàn)場在線編程等優(yōu)點(diǎn)，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積。而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能。本設(shè)計(jì)數(shù)字式相

13、位差測量系統(tǒng)擬用FPGA和單片機(jī)相結(jié)合，構(gòu)成整個(gè)設(shè)計(jì)系統(tǒng)的測控主體。FPGA主要負(fù)責(zé)采集兩個(gè)同頻待測信號(hào)正弦信號(hào)的頻率和相位差所對(duì)應(yīng)的時(shí)間差，而單片機(jī)負(fù)責(zé)讀取FPGA所采集到的數(shù)據(jù)并根據(jù)這些數(shù)據(jù)計(jì)算待測正弦信號(hào)的頻率和相位差，并同時(shí)通過功能鍵切換顯示出待測信號(hào)的頻率和相位差，具有數(shù)字顯示功能。此系統(tǒng)能夠完全滿足設(shè)計(jì)任務(wù)書的各項(xiàng)要求，且具有不易受外界干擾，可靠性好，測量精度高等優(yōu)點(diǎn)，具有一定的研究意義和開發(fā)價(jià)值。如在此設(shè)計(jì)基礎(chǔ)上進(jìn)一步從可靠性、穩(wěn)定性等方面進(jìn)行完善，便可應(yīng)用于實(shí)際的工業(yè)系統(tǒng)之中。因此由于以上的原因和條件的限制，我們選擇了本設(shè)計(jì)方案。1.3 系統(tǒng)的總體設(shè)計(jì)方案根據(jù)系統(tǒng)的設(shè)計(jì)要求，本

14、系統(tǒng)可分為三大基本組成部分：數(shù)據(jù)采集電路、數(shù)據(jù)運(yùn)算控制電路和顯示電路。鑒于FPGA具有集成度高，I/O資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)采用FPGA完成數(shù)據(jù)采集，結(jié)合單片機(jī)進(jìn)行數(shù)據(jù)處理以與鍵盤和顯示的控制，從而構(gòu)成一個(gè)完整的相位測量系統(tǒng)。其中，F(xiàn)PGA主要負(fù)責(zé)采集兩個(gè)同頻待測信號(hào)的頻率和相位差所對(duì)應(yīng)的時(shí)間差，并把結(jié)果通過I/O口輸出給單片機(jī)，而單片機(jī)負(fù)責(zé)讀取來自FPGA的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測正弦信號(hào)的頻率與兩路同頻正弦信號(hào)的相位差，同時(shí)通過功能鍵切換從數(shù)碼管顯示出待測信號(hào)的頻率和相位差3。同時(shí)，在系統(tǒng)的前端，需要對(duì)被測正弦信號(hào)通過

15、遲滯比較器進(jìn)行整形，使正弦波變成方波信號(hào)，并送給FPGA進(jìn)行處理，此外，考慮到對(duì)系統(tǒng)輸入阻抗的要求，需在整形電路前加一級(jí)跟隨器以提高輸入阻抗。系統(tǒng)總體框圖如圖1-1所示。圖1-1 相位差測量系統(tǒng)總體框圖2 系統(tǒng)硬件電路的設(shè)計(jì)2.1 信號(hào)整形電路的設(shè)計(jì)2.1.1 LM339 的簡介LM339集成塊部裝有四個(gè)獨(dú)立的電壓比較器,該電壓比較器的特點(diǎn)是:(1)失調(diào)電壓小,典型值為2mV；(2)電源電壓圍寬,可單電源供電也可雙電源供電。單電源為236V,雙電源電壓為±1V±18V；(3)對(duì)比較信號(hào)源的阻限制較寬；(4)共模圍很大,為0 (Ucc-1.5V)Vo；(5)差動(dòng)輸入電壓圍較大

16、,大到可以等于電源電壓；(6)輸出端電位可靈活方便地選用。LM339類似于增益不可調(diào)的運(yùn)算放大器。每個(gè)比較器有兩個(gè)輸入端和一個(gè)輸出端。兩個(gè)輸入端一個(gè)稱為同相輸入端,用“+”表示,另一個(gè)稱為反相輸入端,用“-”表示。用作比較兩個(gè)電壓時(shí),任意一個(gè)輸入端加一個(gè)固定電壓做參考電壓(也稱為門限電平,它可選擇LM339輸入共模圍的任何一點(diǎn)),另一端加一個(gè)待比較的信號(hào)電壓。當(dāng)“+”端電壓高于“-”端時(shí),輸出管截止,相當(dāng)于輸出端開路。當(dāng)“-”端電壓高于“+”端時(shí),輸出管飽和,相當(dāng)于輸出端接低電位。兩個(gè)輸入端電壓差別大于10mV就能確保輸出能從一種狀態(tài)可靠地轉(zhuǎn)換到另一種狀態(tài),因此把LM339用在弱信號(hào)檢測等場合

17、是比較理想的。LM339的輸出端相當(dāng)于一只不接集電極電阻的晶體三極管,在使用時(shí)輸出端到正電源一般須接一只電阻(稱為上拉電阻)。選不同阻值的上拉電阻會(huì)影響輸出端高電位的值。因?yàn)楫?dāng)輸出晶體三極管截止時(shí),它的集電極電壓基本上取決于上拉電阻與負(fù)載的值。另外,各比較器的輸出端允許連接在一起使用。2.1.2 最簡單的信號(hào)整形電路的設(shè)計(jì)最簡單的信號(hào)整形電路就是一個(gè)單門限電壓比較器，如圖2-1所示，當(dāng)輸入信號(hào)每通過一次零時(shí)，觸發(fā)器的輸出就會(huì)產(chǎn)生一次突然的變化。當(dāng)輸入正弦波時(shí)，每跳過一次零時(shí)，比較器的輸出端將產(chǎn)生一次電壓跳變，它的正負(fù)向幅度均受供電電源的限制，因此輸出電壓波形是具有單極性的方波，這樣就完成了波形

18、的整形工作。但該整形電路抗干擾能力差；由于干擾信號(hào)的存在，將導(dǎo)致信號(hào)在過零點(diǎn)時(shí)會(huì)產(chǎn)生多次觸發(fā)的現(xiàn)象，從而影響本系統(tǒng)中計(jì)數(shù)，使單片機(jī)無法計(jì)算出正確的數(shù)值。圖2-1 采用單門限電壓觸發(fā)器的整形電路2.1.3 采用了施密特觸發(fā)器組成的信號(hào)整形電路的設(shè)計(jì)考慮到單門限的電壓比較器抗干擾能力差，容易造成誤觸發(fā)，為避免此缺點(diǎn)，應(yīng)采用遲滯比較器來實(shí)現(xiàn)整形。由于本系統(tǒng)只需完成2020kHz的低頻信號(hào)相位差測量，故本系統(tǒng)中采用性價(jià)比較高的集成電壓比較器構(gòu)成遲滯比較器便可較好地完成整形功能。具體使用了施密特觸發(fā)器組成的整形電路。施密特觸發(fā)器引入了正反饋，由于正反饋的作用，它的門限電壓隨著輸出電壓Uo的變化而變化，因

19、此提高了抗干擾能力。本系統(tǒng)中使用了兩個(gè)施密特觸發(fā)器對(duì)兩路信號(hào)進(jìn)行整形，電路圖如圖2-2所示。圖中比較器LM339連接成的施密特觸發(fā)器對(duì)兩路信號(hào)進(jìn)行整形，為了保證輸入電路對(duì)相位測量不帶來誤差。必須保證兩個(gè)施密特觸發(fā)器的門限電平相等（通過調(diào)節(jié)電位器R8使得兩個(gè)施密特觸發(fā)器的門限電平相等）。在后面的FPGA數(shù)據(jù)采集電路中需要鑒別的是其整形后的方波的上升沿或下降沿，因此沒有必要需要雙極性的方波，只需要單極性即可。又因?yàn)閷?shí)驗(yàn)電源的限制，采用了單極性電源供電，得到了僅有正極性的方波，同時(shí)經(jīng)過了實(shí)踐的證明，這樣取得了良好的效果。又因?yàn)椴捎昧?V的穩(wěn)壓源，則在LM339的2腳和1腳處得到的是幅度為5V的方波。

20、而FPGA芯片只能接受3.3V幅度的電壓，因此在2腳和1腳處采用電阻分壓的方式進(jìn)行分壓，將5V幅度的正極性方波降為幅度為3.3V的正極性方波在AIN、BIN處輸出到FPGA芯片對(duì)應(yīng)的輸入端CLKAA和CLKBB，保證了FPGA芯片的安全性4。圖2-2采用施密特觸發(fā)器的整形電路2.2 FPGA數(shù)據(jù)采集電路2.2.1 FPGA數(shù)據(jù)采集電路的功能分析FPGA數(shù)據(jù)采集電路的功能就是實(shí)現(xiàn)將待測正弦信號(hào)的周期和相位差轉(zhuǎn)變?yōu)?9位的數(shù)字量。FPGA數(shù)據(jù)采集的硬件電路我們采用了FPGA下載電路來實(shí)現(xiàn)，具體使用了康芯公司的GW48系列SOPC/EDA實(shí)驗(yàn)箱系統(tǒng)，該實(shí)驗(yàn)箱包含F(xiàn)PGA芯片，下載電路和配置存儲(chǔ)器，其

21、電路結(jié)構(gòu)可參照其說明書5。本電路主要是進(jìn)行FPGA的硬件描述語言VHDL程序設(shè)計(jì)。根據(jù)系統(tǒng)的總體設(shè)計(jì)方案，F(xiàn)PGA數(shù)據(jù)采集電路的輸入信號(hào)有：CLK系統(tǒng)工作時(shí)鐘輸入端；CLKAA，CLKBB兩路被測信號(hào)的輸入端； EN 單片機(jī)的傳送數(shù)據(jù)使能信號(hào)，在EN 的上升沿，F(xiàn)PGA向單片機(jī)傳送數(shù)據(jù)；RSEL單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng)RSEL=0時(shí)，F(xiàn)PGA向單片機(jī)傳送被測信號(hào)的頻率數(shù)據(jù)，當(dāng)RSEL=1時(shí)，F(xiàn)PGA向單片機(jī)傳送被測信號(hào)的相位差數(shù)據(jù)。FPGA的輸出信號(hào)有：DATA180FPGA到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào)EN和 RSEL控制。其應(yīng)當(dāng)實(shí)現(xiàn)的功能就是負(fù)責(zé)對(duì)被測信號(hào)的頻率數(shù)據(jù)和相位差數(shù)

22、據(jù)進(jìn)行實(shí)時(shí)的測量。2.2.2 FPGA數(shù)據(jù)采集電路的原理該數(shù)據(jù)采集電路的基本原理就是計(jì)數(shù)法的原理，測量誤差較小，能滿足任務(wù)書中對(duì)精度的要求。在正弦波信號(hào)整形后得到的方波信號(hào)的一個(gè)周期對(duì)周期為Tc秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以1/Tc，就是被測正弦波信號(hào)的頻率，單位是Hz。測量正弦波信號(hào)周期的原理是：在正弦波信號(hào)整形后得到的方波信號(hào)的一個(gè)周期對(duì)周期為Tc秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以Tc秒，就是被測正弦波信號(hào)的周期，單位是秒。測量兩個(gè)同頻正弦波信號(hào)的相位差，關(guān)鍵是要測出兩個(gè)同頻正弦波信號(hào)起點(diǎn)之間的時(shí)間差t，若t測量出，則根據(jù)=t*360°/ t即可求出相位差，因此其

23、測量原理和測量正弦波信號(hào)周期的原理相似6。本數(shù)字式相位測量儀的要測試并顯示出輸入信號(hào)圍在20Hz20kHz，測試并顯示信號(hào)a、b的相位差，相位差的變化圍為=0°359.9°,相位差的顯示分辨力為0.1°，要求測量相位的絕對(duì)誤差2°。由此可知： Fmin=20Hz , Tmax= 1/ Fmin =50ms , t<TmaxFmax=20kHz , Tmin= 1/ Fmax =50us2° t=(2°/360°)*Tmin=0.27us由以上分析可知，要保證系統(tǒng)精度的要求，必須采用高于1/0.27 us=3.7MHz的

24、采集頻率對(duì)周期進(jìn)行計(jì)數(shù)，為進(jìn)一步提高測量精度，同時(shí)便于計(jì)算，采用了10MHz方波信號(hào)作為FPGA數(shù)據(jù)采樣信號(hào)，F(xiàn)PGA在10MHz時(shí)鐘作用下對(duì)待測信號(hào)周期進(jìn)行計(jì)數(shù)，并對(duì)兩個(gè)同頻正弦波信號(hào)起點(diǎn)之間的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到19位數(shù)字量，19位數(shù)字量的物理單位是0.1us。本設(shè)計(jì)采用50MHz的高頻晶體振蕩源，由FPGA部的分頻模塊對(duì)50MHz信號(hào)進(jìn)行五分頻，得到10MHz的數(shù)據(jù)采樣信號(hào)，其采樣周期為0.1us。為了實(shí)現(xiàn)低頻測量精度的要求，可采用10MHz的數(shù)據(jù)采樣信號(hào)來循環(huán)計(jì)數(shù)被測信號(hào)的周期和兩個(gè)同頻正弦波信號(hào)的 相位差所對(duì)應(yīng)的時(shí)間差值，時(shí)間單位為0.1us。也就是說，計(jì)數(shù)周期和相位差所對(duì)應(yīng)的時(shí)

25、間差值的精度為0.1us。利用被測信號(hào)來刷新采樣計(jì)數(shù)，在20Hz時(shí)，刷新頻率可以精確到10Hz，20kHz時(shí)達(dá)到10kHz，可以實(shí)現(xiàn)高頻多測量，低頻少測量的效果，時(shí)間計(jì)數(shù)精確可靠，為后面單片機(jī)的數(shù)據(jù)處理提供了穩(wěn)定，可靠的數(shù)據(jù)源7。2.2.3 FPGA數(shù)據(jù)采集電路中各模塊確定根據(jù)以上設(shè)計(jì)思想，F(xiàn)PGA數(shù)據(jù)采集電路可分為五個(gè)模塊，它們分別是：時(shí)鐘分頻模塊FPQ，測量控制信號(hào)發(fā)生模塊KZXH，被測信號(hào)有關(guān)時(shí)間檢測模塊SJJC，數(shù)據(jù)鎖存模塊SJSC和輸出選擇模塊SCXZ，整個(gè)系統(tǒng)框圖如圖2-3所示。其中時(shí)鐘分頻模塊FPQ的作用是：將輸入的50MHz的高頻晶體振蕩源信號(hào)分頻成測控基準(zhǔn)時(shí)鐘信號(hào)CLKF。測

26、量控制信號(hào)發(fā)生模塊KZXH的作用是：根據(jù)兩路被測信號(hào)的整形后方波信號(hào)CLKAA和CLKBB，產(chǎn)生有關(guān)測控信號(hào)，包括時(shí)間檢測使能信號(hào)ENA，時(shí)間檢測清零信號(hào) CLRA ，鎖存頻率數(shù)據(jù)控制信號(hào)LOADA 和鎖存兩路被測信號(hào)相位差數(shù)據(jù) 控制信號(hào)CLB。被測信號(hào)有關(guān)時(shí)間檢測模塊SJJC的作用是：在控制信號(hào)ENA和CLRA的控制下，對(duì)測控基準(zhǔn)時(shí)鐘信號(hào)CLKF進(jìn)行計(jì)數(shù)和清零，以便獲取相關(guān)頻率和相位差數(shù)據(jù)。數(shù)據(jù)鎖存模塊SJSC的作用是：在LOADA的上升沿將頻率數(shù)據(jù)鎖存在DATAB中，在CLB下降沿將相位差數(shù)據(jù)鎖存 DATAA中。輸出選擇模塊SCXZ的作用是：根據(jù)單片機(jī)發(fā)出的控制信號(hào)數(shù)據(jù)傳送使能信號(hào)EN和輸

27、出數(shù)據(jù)類型選擇信號(hào)RSEL，將被測信號(hào)頻率和相位差數(shù)據(jù)輸出。圖2-3 FPGA數(shù)據(jù)采集電路系統(tǒng)組成框圖2.3 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì)2.3.1 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì)1.單片機(jī)數(shù)據(jù)運(yùn)算控制電路的功能分析單片機(jī)數(shù)據(jù)運(yùn)算控制電路的功能就是負(fù)責(zé)讀取FPGA/CPLD采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測爭先信號(hào)的頻率與兩路同頻正弦信號(hào)之間的相位差，同時(shí)通過功能鍵切換，顯示出待測信號(hào)的頻率和相位差。2.單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì)單片機(jī)數(shù)據(jù)運(yùn)算控制電路的硬件可由單片機(jī)、晶振電路、按鍵與顯示接口電路等組成。在設(shè)計(jì)中考慮到，單片機(jī)具有較強(qiáng)的運(yùn)算能力和控制能力的特點(diǎn)，因此使用單片機(jī)的P0口，P2口

28、與P1.0、P1.2、P1.3接收FPGA送來的對(duì)應(yīng)于被測信號(hào)的周期、相位差的19位數(shù)據(jù)信號(hào)，P1口的P1.7、P1.6接入兩個(gè)輕觸按鍵，完成功能選擇與設(shè)置。該電路的工作原理是，單片機(jī)通過向FPGA發(fā)送數(shù)據(jù)傳輸指令，使FPGA按照單片機(jī)的要求發(fā)送數(shù)據(jù)，同時(shí)通過使用單片機(jī)的串口，將待顯示的數(shù)據(jù)信息送給數(shù)據(jù)顯示電路顯示。其原理圖如圖2-4所示：圖2-4 單片機(jī)系統(tǒng)原理2.3.2 數(shù)據(jù)顯示電路的設(shè)計(jì)1. 74LS164芯片簡介74LS164是一種8位高速串入/并出的移位寄存器,隨著時(shí)鐘信號(hào)的高低變化，串行數(shù)據(jù)通過一個(gè)2輸入與門同步的送入，使用獨(dú)立于時(shí)鐘的主控復(fù)位端讓寄存器的輸出端變?yōu)榈碗娖?，并且采?/p>

29、肖特基鉗位電路以達(dá)到高速運(yùn)行的目的。并且還具有以下的特點(diǎn)： (1)典型的35MHz移位頻率 (2)異步主控復(fù)位(3)門控串行輸入(4)同步數(shù)據(jù)傳輸(5)采用鉗位二極管限制高速的終端(6)靜電放電值大于3500V2. 數(shù)碼管簡介(七段LED顯示器)七段LED顯示器由8個(gè)發(fā)光二極管組成。基中7個(gè)長條形的發(fā)光管排列成“日”字形，另一個(gè)賀點(diǎn)形的發(fā)光管在顯示器的右下角作為顯示小數(shù)點(diǎn)用，它能顯示各種數(shù)字與部分英文字母。LED顯示器有兩種不同的形式：一種是8個(gè)發(fā)光二極管的陽極都連在一起的，稱之為共陽極LED顯示器；另一種是8個(gè)發(fā)光二極管的陰極都連在一起的，稱之為共陰極LED顯示器,如圖2-5所示。圖2-5八

30、段LED顯示器共陰和共陽結(jié)構(gòu)的LED顯示器各筆劃段名和安排位置是一樣的。當(dāng)二極管導(dǎo)通時(shí)，相應(yīng)的筆劃段發(fā)亮，由發(fā)亮的筆劃段組合而顯示的各種字符。8個(gè)筆劃段hgfedcba對(duì)應(yīng)于一個(gè)字節(jié)（8位）的D7 D6 D5 D4 D3 D2 D1 D0,于是用8位二進(jìn)制碼就可以表示欲顯示字符的字形代碼。例如，對(duì)于共陰LED顯示器，當(dāng)公共陰極接地（為零電平），而陽極hgfedcba各段為01110011時(shí)，顯示器顯示“P”字符，即對(duì)于共陰極LED顯示器，“P”字符的字形碼是73H；如果是共陽極LED顯示器，公共陽極接高電平，顯示“P”字符的字形代碼應(yīng)為10001100（8CH）。發(fā)光二極管組成的顯示器是單片機(jī)

31、應(yīng)用產(chǎn)品中最常用的廉價(jià)的輸出設(shè)備。它由若干個(gè)發(fā)光二極管按一定的規(guī)律排列而成,當(dāng)某一個(gè)發(fā)光二極管導(dǎo)通時(shí),響應(yīng)的一個(gè)點(diǎn)或一筆畫被點(diǎn)亮,控制不同組合的二極管導(dǎo)通，就能顯示出各種字符。點(diǎn)亮顯示器有靜態(tài)和動(dòng)態(tài)兩種方法。所謂動(dòng)態(tài)顯示就是一位一位地輪流點(diǎn)亮顯示器各個(gè)位(掃描),對(duì)于顯示器的每一位來說,每個(gè)一段時(shí)間點(diǎn)亮一次.利用人的視覺暫留功能可以看到整個(gè)顯示,但必須保證掃描速度足夠快,字符才不會(huì)閃爍。而靜態(tài)顯示則是每個(gè)顯示器的段碼線分別與一個(gè)8位的鎖存器輸出口相連。各位的顯示字符一經(jīng)確定，相應(yīng)鎖存的輸出將維持不變。因此，靜態(tài)顯示器的亮度較高，編程也簡單，但占用的I/O口線較多，適用于顯示位數(shù)不多的情況。這里

32、的8位鎖存器可以直接采用并行口，也可采用串入/并出的移位寄存器或其他具有三態(tài)功能的鎖存器。靜態(tài)顯示接口通常采用串行口2為方式0輸出方式，再外接74LS164串入/并出的移位寄存器構(gòu)成顯示接口電路。在此次設(shè)計(jì)中即采用了這種方式8。3. 數(shù)據(jù)顯示電路的設(shè)計(jì)整個(gè)系統(tǒng)硬件電路中，單片機(jī)MCU與FPGA進(jìn)行數(shù)據(jù)交換占用了P0口、P1口和P3口，因此數(shù)據(jù)顯示電路的設(shè)計(jì)采用靜態(tài)顯示的方式，顯示電路由8個(gè)共陽極七段數(shù)碼管和8片1位串入8位并出的74LS164芯片組成。數(shù)據(jù)顯示電路如圖2-6所示。 圖2-6 顯示電路圖這種顯示方式不僅占用單片機(jī)端口少，而且充分利用了單片機(jī)的資源，容易掌握其編碼規(guī)律，簡化了軟件編

33、程，在實(shí)驗(yàn)過程中，也體現(xiàn)出較高的可靠性。在本系統(tǒng)中，74LS164的連接方式為：74LS164的輸出Q0Q7分別接LED數(shù)碼管的dp、g、f、e、d、c、b、a，并且Q7連接下一個(gè)74LS164的A，B端，時(shí)鐘CLK連接單片機(jī)的TXD端，第一片芯片的AB端連接單片機(jī)的RXD端，74LS164芯片的主控復(fù)位端接高電平VCC8。在這種狀態(tài)下，數(shù)碼管的編碼如表2-1所示。表2-1數(shù)碼管的編碼表顯示數(shù)碼段 碼顯示數(shù)碼段 碼00c0hA88h10f9hB83h20a4hC0c6h30b0hD0a1h499hE86h592hF8eh682h0bfh70f8h.7fh880h熄滅ffh990hP8ch3 軟

34、件部分的設(shè)計(jì)3.1 FPGA數(shù)據(jù)采集電路的VHDL語言程序設(shè)計(jì)3.1.1 VHDL語言的簡介VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部

35、分,與端口）和部（或稱不可視部分），既涉與實(shí)體的部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。與其他硬件描述語言相比，VHDL具有以下特點(diǎn)：(1)功能強(qiáng)大、設(shè)計(jì)靈活；(2) 支持廣泛、易于修改； (3)強(qiáng)大的系統(tǒng)硬件描述能力；(4) 獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)；(5)很強(qiáng)的移植能力；(6) 易于共享和復(fù)用93.1.2 VHDL語言程序設(shè)計(jì)在此設(shè)計(jì)中，采用了自頂向下的設(shè)計(jì)方法、自底而上的實(shí)現(xiàn)方法10。在確定了FPGA數(shù)據(jù)采集電路可分為五個(gè)模塊，它們分別是：時(shí)鐘分頻

36、模塊FPQ，測量控制信號(hào)發(fā)生模塊KZXH，被測信號(hào)有關(guān)時(shí)間檢測模塊SJJC，數(shù)據(jù)鎖存模塊SJSC和輸出選擇模塊SCXZ。先編寫這五個(gè)模塊，而后再采用頂層連接的方法將其構(gòu)成一個(gè)完整的整體，從而實(shí)現(xiàn)了數(shù)據(jù)采集電路的設(shè)計(jì)。當(dāng)然也可采用模塊法編程的方法，但那樣出了問題不易于檢查和解決，因此采用了頂層連接的方法，這樣結(jié)構(gòu)明朗、思路清晰，易于理解和檢查解決可能出現(xiàn)的種種問題。具體的程序清單見附錄2中。3.2 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的程序設(shè)計(jì)3.2.1 數(shù)據(jù)處理的技巧分析由2.2.3可知，F(xiàn)PGA在10MHz數(shù)據(jù)采集信號(hào)作用下對(duì)待測信號(hào)周期計(jì)數(shù)，并對(duì)兩個(gè)同頻正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到1

37、9位數(shù)字量，19位數(shù)字量的物理單位是0.1us。單片機(jī)從FPGA分別讀取表示頻率和相位差的19位數(shù)字量，并將這些數(shù)字量進(jìn)行計(jì)算，然后分別得到待測信號(hào)的頻率和相位差。為了達(dá)到系統(tǒng)所要求的精度，在計(jì)算時(shí)為了保證不丟失數(shù)據(jù)，我們采用了擴(kuò)大數(shù)據(jù)倍數(shù)，定點(diǎn)取數(shù)的方法，在計(jì)算頻率f和相位差時(shí)分別擴(kuò)大了10 000 000倍和10倍，即f=10000000/t，=(360*10* t) /t 。然后定點(diǎn)取數(shù)值，在單片機(jī)完成的計(jì)算中，當(dāng) t=Tmax=T(20khz), tTmax 時(shí)，數(shù)據(jù)位數(shù)20位，因此采用了多字節(jié)乘法，保證了數(shù)據(jù)的計(jì)算準(zhǔn)確。3.2.2 軟件設(shè)計(jì)思路 在硬件設(shè)計(jì)完成之后，根據(jù)硬件的設(shè)計(jì)進(jìn)行

38、軟件設(shè)計(jì)是一項(xiàng)重要的工作。它關(guān)系到設(shè)計(jì)的成敗與否。只有軟件完全按照硬件的設(shè)計(jì)而相應(yīng)地設(shè)計(jì)和編寫，系統(tǒng)功能才能實(shí)現(xiàn)，設(shè)計(jì)才會(huì)達(dá)到各個(gè)指標(biāo)的要求。1.主程序單片機(jī)數(shù)據(jù)運(yùn)算控制電路的軟件設(shè)計(jì)思路是：單片機(jī)不斷從FPGA讀取信號(hào)的周期和a、b信號(hào)相位差所對(duì)應(yīng)的時(shí)間差，讀取數(shù)據(jù)后進(jìn)行有關(guān)計(jì)算，并通過轉(zhuǎn)換后，送出給顯示模塊，通過功能鍵切換實(shí)現(xiàn)頻率和相位差的顯示12。單片機(jī)數(shù)據(jù)運(yùn)算控制電路的工作過程也是編輯主程序流程圖以與相應(yīng)程序的參考依據(jù)：根據(jù)此依據(jù)，可以畫出單片機(jī)數(shù)據(jù)運(yùn)算控制電路進(jìn)行數(shù)據(jù)運(yùn)算與相應(yīng)的控制過程的主程序流程圖。而后可以再根據(jù)流程圖編輯匯編程序，經(jīng)過編譯仿真、調(diào)試，從而實(shí)現(xiàn)上述的過程與功能。主

39、程序流程圖如圖3-1所示。具體程序見附錄2程序清單。圖3-1主程序流程圖2.單片機(jī)讀數(shù)據(jù)單片機(jī)在獲取FPGA的數(shù)據(jù)時(shí)，開始的是一般的讀取命令MOV指令，分別從單片機(jī)的P0口、P2口、P1口的低3位讀入數(shù)據(jù)，組合為一個(gè)19位的二進(jìn)制數(shù)據(jù)，通過控制口線P1.3、P1.5控制FPGA釋放數(shù)據(jù)。經(jīng)過多次測試，采用這種方式獲得了比較好的效果。單片機(jī)讀取FPGA數(shù)據(jù)的程序流程圖如圖3-2所示。具體程序見附錄2中程序清單13。根據(jù)流程圖的指示，先選通信號(hào)的周期時(shí)間，打開閘門FPGA釋放數(shù)據(jù)，P0口、P2口、P1口分別讀入數(shù)據(jù)并送入周期數(shù)據(jù)緩存區(qū)，關(guān)閉閘門，禁止釋放數(shù)據(jù)；再選通兩信號(hào)的時(shí)間差數(shù)據(jù)，打開閘門FP

40、GA釋放數(shù)據(jù)，P0口、P2口、P1口分別讀入數(shù)據(jù)并送入時(shí)間差數(shù)據(jù)緩存區(qū)，關(guān)閉閘門，禁止釋放數(shù)據(jù)。圖3-2 讀FPGA數(shù)據(jù)程序流程圖3.計(jì)算頻率和相位差單片機(jī)從FPGA讀取信息后，對(duì)信息進(jìn)行計(jì)算，算出信號(hào)a的頻率，其流程圖如圖3-3所示。具體程序見附錄2中程序清單。由于a、b信號(hào)是兩路頻率一樣、相位不同的正弦信號(hào)，因此經(jīng)過整形電路后形成頻率一樣，時(shí)間上不重合的兩路信號(hào)，這樣，F(xiàn)PGA可以計(jì)數(shù)出兩路信號(hào)的時(shí)間差從而可以計(jì)算出a、b信號(hào)的相位差14。其程序流程圖如圖3-4所示。具體程序見附錄2中程序清單。圖3-3計(jì)算a的頻率程序流程圖 圖3-4 計(jì)算相位差的程序流程圖4.顯示程序最后單片機(jī)需要將信號(hào)

41、送到輸出端顯示出來，即單片機(jī)通過顯示子程序?qū)⑿畔⑺偷斤@示電路顯示出來。在編寫此數(shù)碼管靜態(tài)顯示程序時(shí)，應(yīng)根據(jù)電路的具體接法先建立一個(gè)字形段碼表TAB,表中存放所能顯示的字形段碼。而在區(qū)開辟一個(gè)顯示緩沖區(qū)，它對(duì)應(yīng)各位數(shù)碼管07要顯示的容。當(dāng)需要顯示程序或更新顯示容時(shí)，先向緩沖區(qū)存入要顯示的容，再調(diào)用顯示子程序15。程序流程圖如圖3-5所示，具體程序見附錄2中程序清單。圖3-5顯示程序流程圖4 系統(tǒng)的仿真與調(diào)試4.1 FPGA數(shù)據(jù)采集電路的調(diào)試4.1.1 軟件調(diào)試在軟件制作時(shí)，采用了自頂向下的設(shè)計(jì)方法、自底向上的實(shí)現(xiàn)方法。在編寫完各個(gè)模塊之后，進(jìn)行各個(gè)模塊的單獨(dú)編譯調(diào)試仿真。待各個(gè)模塊都正確之后，再

42、進(jìn)行頂層的元器件例化，將其構(gòu)成一個(gè)有機(jī)的整體，再進(jìn)行編譯調(diào)試仿真。(1) FPQ模塊的仿真結(jié)果如圖4-1所示：clk是輸入，clkf是輸出，很明顯分頻的效果已達(dá)到。圖4-1 FPQ模塊的仿真波形圖(2) scxz模塊的仿真結(jié)果如圖4-2所示：當(dāng)en為1且rsel為0時(shí) , dataa 值賦給 data；當(dāng)en為1且rsel為1時(shí), datab的值賦給data 。完全符合當(dāng)初的預(yù)期成果。圖4-2 scxz模塊的仿真波形圖(3) kzxh模塊的仿真結(jié)果如圖4-3所示：輸入信號(hào)為clkbb 、clkaa，輸出信為clb 、clra 、ena 、loada，將clkbb二分頻得到了clb；將clkaa

43、二分頻得到了ena；將ena取反得到loada；當(dāng)clkaa為1并且ena為0時(shí)，clra為1,其他情況則為0。完全符合當(dāng)初設(shè)計(jì)時(shí)的預(yù)期成果。圖4-3 kzxh模塊的仿真波形圖(4) sjjc 模塊的仿真結(jié)果如圖4-4所示：當(dāng)clra為0時(shí)且ena為1時(shí),da自加1；當(dāng)clra為1時(shí), da變?yōu)?；當(dāng)ena為0時(shí),不執(zhí)行任何操作。 完全符合當(dāng)初的預(yù)期成果。圖4-4 sjjc 模塊的仿真波形圖(5) sjsc 模塊的仿真結(jié)果如圖4-5所示：在clb 下降沿時(shí),da 值賦給datab ； 在loada上升沿時(shí), da 值賦給 dataa。完全正確。圖4-5 sjsc 模塊的仿真波形圖(6) 總體系

44、統(tǒng)szxwy仿真圖a. 同相如圖4-6所示，當(dāng)兩信號(hào)同相時(shí),相位差計(jì)數(shù)值和周期計(jì)數(shù)值一樣。圖4-6 總體系統(tǒng)szxwy在兩輸入信號(hào)同相時(shí)的仿真波形圖b. clkaa滯后如圖4-7所示，當(dāng)clkaa滯后時(shí).,相位差計(jì)數(shù)值和周期計(jì)數(shù)值不一樣。圖4-7 clkaa滯后時(shí)總體系統(tǒng)szxwy的仿真波形圖c. Clkaa 超前如圖4-8所示，當(dāng)clkaa超前時(shí),相位差計(jì)數(shù)值和周期計(jì)數(shù)值一樣。圖4-8 clkaa超前時(shí)，總體系統(tǒng)szxwy的仿真波形圖注:因此當(dāng)我們?cè)跍y量相位差時(shí),如果顯示的是360°,則應(yīng)將兩信號(hào)交換,如果還是360°,則兩信號(hào)同相。否則為后來那不是360°的值

45、。4.1.2 程序下載 在程序調(diào)試仿真都正確之后，應(yīng)把程序下載到實(shí)驗(yàn)箱中，引腳鎖定如下,圖4-9所示。圖4-9 引腳鎖定圖 下載的流程按照Quartus使用方法中的步驟。4.1.3 調(diào)試中的問題 在調(diào)試的過程中, 因不了解Quartus和FPGA的特性而產(chǎn)生了一系列的問題.如: (1)FPGA的時(shí)鐘延遲只能達(dá)到ns級(jí),可在設(shè)置時(shí)鐘延遲時(shí),只設(shè)置了ps級(jí).結(jié)果達(dá)不到預(yù)期成果。(2)在仿真時(shí),因沒設(shè)置結(jié)束時(shí)間而導(dǎo)致不能仿真后將結(jié)束時(shí)間設(shè)置為100us后,能正常仿真。(3)在仿真時(shí),沒設(shè)置好輸入輸出引腳等等。(4)在打開工程文件時(shí)，由于操作不正確而打不開文件。(5)在程序下載時(shí)，由于沒按軟件流程操作

46、，而不能下載。(6)在程序下載時(shí)，由于實(shí)驗(yàn)箱沒設(shè)置好，不能下載等等。4.2 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的軟件制作與調(diào)試4.2.1 操作過程進(jìn)入LCA51,按照相應(yīng)的操作流程，進(jìn)行程序的編寫、編譯、調(diào)試。在其中仍采用自上而下的設(shè)計(jì)方法、自底向上的實(shí)現(xiàn)和調(diào)試方法：先按照流程圖的指示編寫各個(gè)子程序，然后進(jìn)行編譯、調(diào)試，在設(shè)置的觀察窗口中觀察結(jié)果，直到結(jié)果完全正確為止；在各個(gè)子程序都正確之后，最后采用對(duì)子程序進(jìn)行調(diào)用的方式進(jìn)行主程序的編寫，當(dāng)然也要根據(jù)流程圖的指示，還要根據(jù)需要，在程序中加一些賦值語句。因?yàn)檫€沒進(jìn)行聯(lián)合調(diào)試，需人為地設(shè)置一些數(shù)據(jù)。然后接入接入仿真機(jī)進(jìn)行編譯、調(diào)試，在硬件電路板上觀察軟件和硬

47、件相結(jié)合的成果，直到結(jié)果完全正確為止。4.2.2 問題分析在制作調(diào)試的過程，不可避免地會(huì)遇到許許多多的問題。但經(jīng)認(rèn)真研究分析，都一一解決。在此，就列舉一個(gè)比較突出的問題：在數(shù)碼管顯示的過程中，顯示總不穩(wěn)定。根據(jù)研究分析和嘗試，應(yīng)該是顯示程序中延時(shí)太短，導(dǎo)致顯示數(shù)據(jù)重疊而給觀察的人一種不穩(wěn)定的感覺。將其延長之后，雖然顯示穩(wěn)定了，但在通過功能鍵切換進(jìn)行頻率和相位差交換顯示時(shí)。按鍵的時(shí)間也要延長。4.3 系統(tǒng)的聯(lián)合調(diào)試與驗(yàn)證在各個(gè)單元電路都調(diào)好之后，在各個(gè)模塊都調(diào)好之后，即可進(jìn)行系統(tǒng)的聯(lián)調(diào)。在系統(tǒng)聯(lián)調(diào)成功之后，將相應(yīng)的程序固化到單片機(jī)和FPGA中。然后通過接插鍵將輸入的相關(guān)信號(hào)連接到信號(hào)整形電路的輸

48、入端，將信號(hào)整形電路的輸出信號(hào)也通過插線的方式輸入FPGA，且FPGA和單片機(jī)的信號(hào)連接也通過插線連接。在調(diào)試的時(shí)候要注意各個(gè)信號(hào)與各個(gè)模塊的“共地” ，本次調(diào)試過程中，就因?yàn)檩斎胄盘?hào)與后面的電路未“共地”，導(dǎo)致后面的電路無法判別檢測信號(hào)，單片機(jī)接受不到正確的輸入數(shù)據(jù)信號(hào)。在將其“共地”之后，再解決了其他的問題，畢業(yè)設(shè)計(jì)出成果，完全符合設(shè)計(jì)任務(wù)書的指標(biāo)要求。以與由于信號(hào)源的不穩(wěn)定而導(dǎo)致顯示不穩(wěn)定，改變延時(shí)之后，顯示穩(wěn)定了。但相應(yīng)的頻率和相位顯示之間的切換時(shí)間也延長了。結(jié)論本次畢業(yè)設(shè)計(jì)的容是數(shù)字式相位差測量儀的設(shè)計(jì)。這其中既要用到以前的低頻電路、電路原理、數(shù)字電路所學(xué)的硬件電路的知識(shí)，包括元器件

49、的選擇、使用和維護(hù)，又要用到89C51單片機(jī)中程序與匯編語言的編寫、調(diào)試等容，以與FPGA的相關(guān)知識(shí)和VHDL語言的編寫。因此這就要求我們對(duì)以前所學(xué)的知識(shí)不僅要懂，而且會(huì)用，特別是要能把其結(jié)合起來使用。將單片機(jī)AT89C51和FPGA相結(jié)合，制作完成了低頻數(shù)字式相位差測量儀。在實(shí)驗(yàn)過程中，我自制了整形電路、顯示電路和按鍵等，力求精度更高，并且進(jìn)行了多組數(shù)據(jù)的分析和總結(jié)，最終得到了相對(duì)滿意的效果。畢業(yè)設(shè)計(jì)的過程雖然不順利，但在經(jīng)過老師精心的指導(dǎo)和自己的認(rèn)真研究分析，遇到的問題都得到了解決，完成了設(shè)計(jì)任務(wù)書的要求。通過本次畢業(yè)設(shè)計(jì)，對(duì)本專業(yè)的知識(shí)有了更好的認(rèn)識(shí)和掌握，例如對(duì)硬件和軟件的設(shè)計(jì)思想有了

50、深刻的理解，另外了解了電子產(chǎn)品開發(fā)的全過程。且我們了解到，畢業(yè)設(shè)計(jì)不是對(duì)單一的某一門課的知識(shí)的應(yīng)用，而是對(duì)大學(xué)里所學(xué)的多門課的知識(shí)的綜合應(yīng)用；也不是對(duì)各門課的理論知識(shí)的簡單組合，而是將這些知識(shí)運(yùn)用到實(shí)踐中去。這次畢業(yè)設(shè)計(jì)將我們?cè)诖髮W(xué)四年里所學(xué)的知識(shí)聯(lián)貫復(fù)習(xí)一遍，使我將知識(shí)在應(yīng)用中更加深刻地理解和掌握，更重要的是，它為我能將各學(xué)科相互聯(lián)系和結(jié)合應(yīng)用打下了一定的基礎(chǔ)，同時(shí)更深刻理解了嚴(yán)謹(jǐn)?shù)目茖W(xué)學(xué)習(xí)態(tài)度是設(shè)計(jì)的根本,并鍛煉了我們查閱文獻(xiàn)的能力。畢業(yè)設(shè)計(jì)是對(duì)我們大學(xué)四年中所學(xué)知識(shí)的一個(gè)全面的考察。在這次畢業(yè)設(shè)計(jì)中我將大學(xué)四年來所學(xué)的理論知識(shí)在畢業(yè)設(shè)計(jì)中很好地應(yīng)用到實(shí)踐，使自己理論聯(lián)系實(shí)踐的能力提高了，

51、為我們即將走向工作崗位奠定了一定的基礎(chǔ)。在以后的工作崗位上我將以更加努力的姿態(tài)來迎接新的挑戰(zhàn)，為實(shí)現(xiàn)自己的人生價(jià)值而努力奮斗。參考文獻(xiàn)1 譚會(huì)生,瞿遂. EDA 技術(shù)綜合應(yīng)用實(shí)例與分析M. ：電子技大學(xué)出版,2004.2 譚會(huì)生. EDA 技術(shù)與應(yīng)用J株洲工學(xué)院學(xué)報(bào)，2001,(5)：78-893 王樹昆,胡光魯,曉巍,王樹民. EDA仿真環(huán)境的研究與應(yīng)用J. 省青年管理干部學(xué)院學(xué)報(bào), 2006,(1)：231-245.4 松. CPLD/FPGA在電子設(shè)計(jì)中的應(yīng)用前景J.電子技術(shù)應(yīng)用, 1999,(7)：78-82.5 碩,吳娜,余吉,朱茂鎰. 2003年全國大學(xué)生電子設(shè)計(jì)競賽一等獎(jiǎng) 低頻數(shù)

52、字式相位測量儀(C題)J. 電子世界, 2004,(4)：221-234.6 凌玉華單片機(jī)原理與應(yīng)用系統(tǒng)設(shè)計(jì)M：中南大學(xué)，2006.47 光禹現(xiàn)代電子測試技術(shù)M ：國防工業(yè),2000 8白躍彬,盧華斌,慶綿,玉明.硬件描述語言VHDLJ.微機(jī)發(fā)展, 1996,(6):67-72.9A.M.Gladkin.Statistical characteristics of phase measurement errors caused by harmonic noiseJ.Measurement Techniques,1992,35(2)：207-210. 10A.M.Gladkin.signal f

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54、Wireless Sensor Network for Security System using BluetoothJ. IEEE Transactions on Consumer Electronics, 2004,50(1):106-108.13 Harris R ,Chaberies D ,Bishop F A. A Variable Step (VS) Adaptive Filter Algorithm J . IEEE Trans. On Acoust , Speech ,Signal Processing ,1986 ,34 (2) :309 -316.14 侯伯亨，顧新.VHD

55、L硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)M.電子科技大學(xué)，199715 常青，輝煌.可變成專用集成電路與其應(yīng)用與設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)M.國防工業(yè)，1998附錄一：元器件清單器件要求數(shù)量單 片 機(jī)89C51一片；晶 振12M Hz一只電 容30pf瓷片電容兩只10uF電解電容 一只數(shù) 碼 管共陽極八只按 鈕 開關(guān)無三個(gè)電 阻10k電位器 一只510二只100二只10k四只75k二只36k二只排 阻1k一只10 k一只導(dǎo)線與插線無若干焊錫絲0.8mm若干通用板無兩塊芯片74LS164八只LM339一只附錄二：程序清單1.單片機(jī)源程序DATAH EQU 40H ;周期的時(shí)間DATAL EQU 41H DATA2L EQU 42H ;時(shí)間差DATA2H EQU 43HDATA3 EQU 44HDATA33 EQU 45HAD0 EQU 30H ;除法占用 乘法占用AD1 EQU 31HAD2 EQU 32HAD3 EQU 33HAD4 EQU 34HAD5 EQU 35HAD