DE2 實(shí)驗(yàn)練習(xí)解答—lab 3：鎖存器、觸發(fā)器和寄存器(digital Logic)(DE2)(quartus II)

1、.本練習(xí)的目的是研究鎖存器、觸發(fā)器和寄存器。Part I RS鎖存器Altera的FPGA含有可供用戶使用的觸發(fā)器電路。在Part IV演示如何使用它。這里探討如何不使用專用觸發(fā)器來創(chuàng)建存儲單元。圖1描述了門控鎖存器電路。可用門級電路或表達(dá)式來描述。part1.v /rs鎖存器門級描述 1 /part 1:rs_ff 2 module rs_ff(q,r,s,clk); 3 input clk,r,s; 4 output q; 5 6 wire r_g,s_g,qa,qb/*synthesis keep*/; 7 8 and(r_g,r,clk); 9 and(s_g,s,clk);10 no

2、r(qa,r_g,qb);11 nor(qb,s_g,qa);12 13 assign q=qa;14 15 endmodule16 其中/*synthesis keep*/是編譯指令，用來指定每個信號用一個單獨(dú)的邏輯單元實(shí)現(xiàn)。RTL Viewer查看結(jié)果如下：圖2 未加編譯指令的RTL圖圖3 圖2的內(nèi)部結(jié)構(gòu)圖5 圖4的內(nèi)部結(jié)構(gòu)圖4 加上編譯指令的RTL圖圖6 RS鎖存器功能仿真結(jié)果圖7 RS鎖存器時序仿真結(jié)果Part II 門控D鎖存器如圖8所示：圖8 門控D鎖存器1. 新建一個工程。為門控D鎖存器創(chuàng)建類似Part I中的代碼，分析。 part2.v 門控鎖存器 1 /part2 top_l

3、evel file 2 module top_level(SW,LEDR0); 3 input 1:0SW; /clk & d 4 output LEDR0; /q 5 6 gated_d_latch(LEDR0,SW0,SW1); 7 8 endmodule 9 10 1 /part2.v gated d_latch 2 module gated_d_latch(q,d,clk); 3 input d,clk; 4 output q; 5 6 wire r,s_g,r_g,qa,qb/*synthesis keep*/; 7 8 nand(s_g,d,clk); 9 nand(r_g,r,c

4、lk);10 not(r,d);11 nand(qa,s_g,qb);12 nand(qb,r_g,qa);13 14 assign q=qa;15 16 endmodule 邏輯單元映射結(jié)果：圖9 Technology Map Viewer結(jié)果仿真：圖10 功能仿真結(jié)果圖11 時序仿真結(jié)果2. 另建一個工程，新建一個頂層文件，定義相應(yīng)的輸入/出引腳，使用D鎖存器，在DE2上驗(yàn)證。指定引腳：小結(jié)：鎖存器是電平敏感型電路，鎖存器的優(yōu)點(diǎn)在于不可能出現(xiàn)這個麻煩狀態(tài)。Part主從觸發(fā)器圖主從觸發(fā)器.主從觸發(fā)器 1 /part3.v master_slave dff 2 module ms_dff(SW

5、,LEDR0);/Qm); 3 input 1:0SW; 4 output LEDR0; 5 /output Qm; 6 7 wire qm,qs; 8 9 gated_d_latch um(qm,SW0,SW1);10 gated_d_latch us(qs,qm,SW1);11 12 assign LEDR0=qs;13 /assign Qm=qm;14 15 endmodule 仿真：圖主從觸發(fā)器功能仿真結(jié)果三種存儲單元電平敏感存儲元件與跳變沿觸發(fā)的存儲元件之間的比較。圖三種存儲元件.代碼 1 /part4 top_level file 2 module su_3(d,clk,qa,qb

6、,qc); 3 input d,clk; 4 output qa,qb,qc; 5 6 d_latch ul(d,clk,qa); 7 dff_p udp(d,clk,qb); 8 dff_n udn(d,clk,qc); 9 10 endmodule11 12 /dff_p13 module dff_p(d,clk,q);14 input d,clk;15 output q;16 17 wire qm,qs;18 19 d_latch um(d,clk,qm);20 d_latch us(qm,clk,qs);21 22 assign q=qs;23 24 endmodule25 26 /d

7、ff_n27 module dff_n(d,clk,q);28 input d,clk;29 output q;30 31 wire qm,qs;32 33 d_latch um(d,clk,qm);34 d_latch us(qm,clk,qs);35 36 assign q=qs;37 38 endmodule39 40 /D latch41 module d_latch(d,clk,q);42 input d,clk;43 output reg q;44 45 always (d,clk)46 if(clk)47 q=d;48 49 endmodule50 圖在內(nèi)實(shí)現(xiàn)的電路圖功能仿真結(jié)果

8、Part V D觸發(fā)器的應(yīng)用在DE2上顯示兩個16位的16進(jìn)制數(shù)A和B，A在HEX7-4上顯示，B在HEX3-0上顯示。用SW15-0輸入A，然后輸入B，即要求數(shù)A存儲在電路中。指定KEY1為clock，KEY0為Reset。part5.v 代碼： 1 /dff_R with asynchronous reset 2 module dff_R(d,clk,rst_n,q); 3 input d,clk,rst_n; 4 output reg q; 5 6 always (negedge rst_n,posedge clk) 7 if(!rst_n) 8 q=0; 9 else10 q=d;11

9、 12 endmodule13 14 /top-level file15 module part5(SW,KEY,HEX7,HEX6,HEX5,HEX4,HEX3,HEX2,16 HEX1,HEX0);17 input 15:0SW;18 input 1:0KEY;19 output 6:0 HEX7,HEX6,HEX5,HEX4,HEX3,HEX2,20 HEX1,HEX0;21 22 wire 15:0q;23 24 dff_R u0(SW0,KEY1,KEY0,q0); 25 dff_R u1(SW1,KEY1,KEY0,q1);26 dff_R u2(SW2,KEY1,KEY0,q2)

10、;27 dff_R u3(SW3,KEY1,KEY0,q3);28 dff_R u4(SW4,KEY1,KEY0,q4);29 dff_R u5(SW5,KEY1,KEY0,q5);30 dff_R u6(SW6,KEY1,KEY0,q6);31 dff_R u7(SW7,KEY1,KEY0,q7);32 dff_R u8(SW8,KEY1,KEY0,q8); 33 dff_R u9(SW9,KEY1,KEY0,q9); 34 dff_R u10(SW10,KEY1,KEY0,q10);35 dff_R u11(SW11,KEY1,KEY0,q11);36 dff_R u12(SW12,KEY

11、1,KEY0,q12);37 dff_R u13(SW13,KEY1,KEY0,q13);38 dff_R u14(SW14,KEY1,KEY0,q14);39 dff_R u15(SW15,KEY1,KEY0,q15);40 41 /number B 42 seg7_lut uh0(q3:0,HEX0); 43 seg7_lut uh1(q7:4,HEX1);44 seg7_lut uh2(q11:8,HEX2);45 seg7_lut uh3(q15:12,HEX3); 46 /number A47 seg7_lut uh4(q3:0,HEX4); 48 seg7_lut uh5(q7:4,HEX5);49 seg7_lut uh6(q11:8,HEX6);50 seg7_lut uh7(q15:12,HEX7); 51 52 endmodule Conclusion本實(shí)驗(yàn)是目前為止（altera DE2 數(shù)字