寄存器型邏輯設(shè)計-設(shè)計基本觸發(fā)器

1、本文格式為Word版，下載可任意編輯寄存器型邏輯設(shè)計-設(shè)計基本觸發(fā)器 - 設(shè)計構(gòu)思：設(shè)計全部基本類型的觸發(fā)器(D、T、J-K、R-S)在同一塊PAL器件上； - 先通過簡略地回顧D型觸發(fā)器的主要性能，來構(gòu)思這一設(shè)計然后再給出T、J-K和R-S觸發(fā)器的設(shè)計思。我們將只使用D型觸發(fā) 器，其它規(guī)律功能的觸發(fā)器用D型觸發(fā)器來構(gòu)造。同時打算采納哪類PAL器件；- 建立觸發(fā)器的布爾方程；- 完成設(shè)計文件；- 仿真基本觸發(fā)器；- 器件編程。 基本觸發(fā)器的規(guī)律圖 組合型方程： DT = D 寄存器型方程： DT ： =D 建立觸發(fā)器的布爾方程 D型觸發(fā)器的數(shù)據(jù)輸入只有在時鐘脈沖信號到來后才消失在輸出端。它的基

2、本傳遞函數(shù)可以表示成： DT：= D輸出信號 DT （D Trace)輸出補(bǔ)償信號 DC （DC：= /D） 式中使用“：=”而不是=”，表示這一方程輸出是被寄存的； 觸發(fā)器需增加“同步預(yù)置”和“清零”功能。這由2條引腳PR和CLR來完成。為了增加這些功能： 對觸發(fā)器輸出原信號DT，每一個乘積項加上“/CLR”因子，同時增加一個僅由PR組成的新乘積項；對輸出的補(bǔ)償信號DC，每一個乘積項加上“/PR”因子，并增加一個僅由CLR組成的新乘積項； 因此，帶有清零和預(yù)置功能的D型觸發(fā)器的布爾方程為： DT：=D * /CLR+PRDC：=/D * /PR + CLR 真值表 這樣，當(dāng)觸發(fā)器清零時，對于

3、高電平有效的觸發(fā)器沒有乘積項為真，因而輸出DT為“低”電平；對于低電平有效的觸發(fā)器，其最終一個乘積項為真，因而其輸出DC為“高”電平。同樣分析，對于觸發(fā)器的預(yù)置功能會消失相反的狀況。 設(shè)計中還有一個漏洞，即假如預(yù)置和清零操作同時發(fā)生會怎樣? 依據(jù)現(xiàn)在的布爾方程，兩個輸出DT和DC均為“高”電平。這是無意義的，由于兩個輸出信號應(yīng)當(dāng)是互補(bǔ)的。為了訂正這一錯誤，可以規(guī)定清零操作優(yōu)先于預(yù)置操作。為此，只需在原輸出DT的每一乘積項加上因子/CLR。由此可得清零操作優(yōu)先的D型觸發(fā)器布爾方程：· DT：= D * /CLR + PR * /CLRDC：= /D * /PR + CLR 同樣，可以推

4、導(dǎo)出T觸發(fā)器的布爾方程： （真值表） TT：= T * /TT * CLR + /T * TT * /CLR+ PR * /CLRTC：= T * /TC * /PR +/T * TC * /PR + CLR在這些方程中，有的信號本身消失在右邊的函數(shù)表達(dá)式中，這是由于觸發(fā)器的輸出反饋信號用于確定觸發(fā)器的下一個狀態(tài)。 例如TT方程中的反饋等效圖為： 同樣對其它觸發(fā)器可推導(dǎo)出： JK觸發(fā)器（真值表） JKT：= J*/JKT*/CLR+/K*JKT*/CLR+PR*/CLRJKC：= /J*/JKC*/PR+K*JKC*/PR+CLR RS觸發(fā)器（真值表） SRT：= S * /CLR + /R

5、* SRT * /CLR + PR * /CLR STC：= R * /PR + /S * SRC * /PR + CLRPAL器件的選擇我們選擇了PAL16R8（需要9輸入，8輸出）16個輸入，8個輸出它是輸出低電平有效具有時鐘引腳CLK和輸出選通引腳OE 輸出引腳按下圖（6-3-1）那樣定義，輸出引腳都用斜杠“/”定義，表示它們是“反向的”或“負(fù)”的引腳； 依據(jù)管腳定義和PAL16R8的規(guī)律圖建立基本觸發(fā)器設(shè)計的說明文件建立設(shè)計文件 PAL16R8 規(guī)律圖 完成設(shè)計文件 基本觸發(fā)器設(shè)計的說明部分（ 1 ） 觸發(fā)器布爾方程部分 （ 2 ） 仿真基本觸發(fā)器 在修正了設(shè)計中的錯誤，并處理了設(shè)計文

6、件后，就應(yīng)編寫仿真部分。除了一條用于簡化時鐘信號操作的新指令外，我們具有所需的一切仿真指令?？梢詫ETF指令和時鐘引腳一起使用，但那樣的話，時鐘信號的每一轉(zhuǎn)變都需要兩條指令：一條將時鐘信號置成“高”，另一條使之變回“低”。 另一種方法是使用CLOCKF指令。這樣，使用一條指令就能將脈沖加至?xí)r鐘引腳。當(dāng)然，寄存器型輸出的狀態(tài)將在時鐘信號的上升沿到來之后才會轉(zhuǎn)變。由于時鐘引腳巳命名為CLK，可用指令：CLOKF CLK 來同步器件。 因此，可用下列指令來仿真D型觸發(fā)器的原信號：SETF D ；置D輸入為高CLOCKF CLK ；時鐘信號同步器件操作CHECK DT ；驗證輸出DT是否為高SETF

7、 /D ；置D輸入為低CLOCKF CLK ；時鐘信號同步器件操作CHECK /DT ；驗證輸出DT是否為低 同樣，對其它觸發(fā)器，可進(jìn)行類似的仿真處理 在寄存器型設(shè)計進(jìn)行仿真以前，必需初始化兩項： 時鐘CLK：由于“CLOCKF”語句在時鐘引腳上施加一個“高-低”脈沖，因而首先必需確定開頭時時鐘是否被置成“低”電平。輸入選通引腳OE：必需選通輸出端，這通過將OE引腳置成“低”電平來實現(xiàn)。SETF /CLK /OE ；初始化CLK 和OE初始化觸發(fā)器，以驗證CLR操作是否正確地工作。初始化工作由語句完成：SETF CLR /PR ；置清零引腳CLRCLOCKF CLK ；觸發(fā)器清零CHECK /DT DC /TT TC /JKT JKC /SRT SRC ；驗證觸發(fā)器輸出SETF CLR ；撤除清零信號SETF PR 、SETF /PR ；設(shè)置、驗證和去除預(yù)置SETF PR CLR、SETF /PR /CLR ；設(shè)置、驗證和去除清零優(yōu)先此后，就能夠仿真整個電路了。設(shè)計的仿真部分示于下表，該文件的仿真操作與基本規(guī)律門設(shè)計中的仿真操作相同仿真結(jié)果可以通過檢查歷史文件或跟蹤文件獲得，也可通過觀看產(chǎn)生的波形得到。 基本觸發(fā)器模擬仿真部分（ 1 ） 基本觸發(fā)器模擬仿真部分（ 2 ） 基本觸發(fā)器完整的設(shè)計文件 （