分別使用原理圖和VHDL語言輸入方法設(shè)計8位全加器

1、大慶石油學院硬件課程設(shè)計1大 慶 石 油 學 院課 程 設(shè) 計 2006 年 9 月 12 日課 程 硬件課程設(shè)計 題 目 分別使用原理圖和 VHDL 語言輸入方法設(shè)計 8 位全加器 院 系 計算機與信息技術(shù)學院 專業(yè)班級 計算機科學與技術(shù) 04-4 班 學生姓名 孟慶軍 學生學號 040702140408 指導教師 李井輝 大慶石油學院硬件課程設(shè)計2大慶石油學院課程設(shè)計任務(wù)書課程 硬件課程設(shè)計題目 分別使用原理圖和 VHDL 語言輸入方法設(shè)計 8 位全加器專業(yè) 計算機科學與技術(shù) 姓名 孟慶軍 學號 040702140408主要內(nèi)容、基本要求、主要參考資料等一、主要內(nèi)容：利用 EDA-V 型實

2、驗系統(tǒng)、微機和 Maxplus-II 軟件系統(tǒng)，分別使用原理圖和 VHDL 語言輸入方法設(shè)計8 位全加器。要求利用層次設(shè)計方法，首先設(shè)計 1 位半加器，仿真和測試成功后把它保存到元件庫中去；之后以 1 位半加器為底層元件設(shè)計 1 位全加器，仿真和測試成功后把它也保存到元件庫中去；最后以 1位全加器為基本元件，設(shè)計 8 位全加器的頂層文件，進行仿真和測試。二、基本要求：1、 熟練掌握 EDA 軟硬件系統(tǒng)的使用方法。2、 設(shè)計出 8 位全加器，精通原理圖輸入方法，初步學會使用 VHDL 語言輸入方法。3、 學會功能仿真和時序仿真。4、 按照規(guī)范寫出論文，要求字數(shù)在 4000 字以上，并進行答辯。論

3、文內(nèi)容包括概述（學習、調(diào)研、分析、設(shè)計的內(nèi)容摘要） 、EDA 技術(shù)的現(xiàn)狀和發(fā)展趨勢、對 EDA_V 型實驗系統(tǒng)和 MaxplusII 軟件的掌握程度、8 位全加器設(shè)計過程（包括原理圖或程序設(shè)計、編譯、仿真分析、硬件測試的全過程） ，論文中含有原理圖、程序、仿真波形圖及其分析報告。三、主要參考資料：1 潘松.EDA 技術(shù)實用教程M.北京：科學出版社, 2003.11-13.2 楊恒.FPGA/CPLD 最新實用技術(shù)指南M.北京：清華大學出版社, 2005.20-22.3 EDA 先鋒工作室.Altera FPGA/CPLD 設(shè)計(基礎(chǔ)篇)M.北京：人民郵電出版社 2005.32-33.4 求是科

4、技.CPLD/FPGA 應(yīng)用開發(fā)技術(shù)與工程實踐M.北京：人民郵電出版社 2005. 55-58.5 潘松.SOPC 技術(shù)實用教程M .清華大學出版社.2005.1-15.完成期限 第 28 周 指導教師 專業(yè)負責人 年 月 日大慶石油學院硬件課程設(shè)計3大慶石油學院課程設(shè)計成績評價表課程名稱硬件課程設(shè)計 題目名稱分別使用與原理圖和 VHDL 語言輸入方法設(shè)計 8 位全加器學生姓名孟慶軍學號040702140408指導教師姓名李井輝職稱講師序號評價項目指 標滿分評分1工作量、工作態(tài)度和出勤率按期圓滿的完成了規(guī)定的任務(wù)，難易程度和工作量符合教學要求，工作努力，遵守紀律，出勤率高，工作作風嚴謹，善于與

5、他人合作。202課程設(shè)計質(zhì)量課程設(shè)計選題合理，計算過程簡練準確，分析問題思路清晰，結(jié)構(gòu)嚴謹，文理通順，撰寫規(guī)范，圖表完備正確。453創(chuàng)新工作中有創(chuàng)新意識，對前人工作有一些改進或有一定應(yīng)用價值。54答辯能正確回答指導教師所提出的問題。30總分評語：指導教師： 年 月 日大慶石油學院硬件課程設(shè)計4摘 要本文介紹了利用 EDA-V 硬件系統(tǒng)和微機上的 MaxPlus-II 等軟件系統(tǒng)，分別使用原理圖和 VHDL 語言輸入方法設(shè)計 8 位全加器。利用層次設(shè)計方法，設(shè)計底層文件一個一位半加器；設(shè)計頂層文件一個一位全加器；設(shè)計頂層文件 8 位全加器。VHDL 的英文全名是 Very-High-Speed

6、Integrated Circuit HardwareDescription Language,誕生于 1982 年。1987 年底，VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言 。自IEEE 公布了 VHDL 的標準版本，IEEE-1076（簡稱 87 版）之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993 年，IEEE 對VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即

7、IEEE 標準的 1076-1993 版本， （簡稱 93 版） ?，F(xiàn)在，VHDL 和 Verilog 作為IEEE 的工業(yè)標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL 于 Verilog 語言將承擔起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。EDA 技術(shù)的發(fā)展史、簡單說明 MaxPlus-II 的使用過程，闡述了 8 位全加器的設(shè)計與實現(xiàn)的相關(guān)過程，包括設(shè)計的基本原理，實現(xiàn)的相關(guān)細節(jié)，分析系統(tǒng)的重點與難點等相關(guān)技術(shù)問題，完成 8 位全加器的全部設(shè)計，并且進行測試及分析結(jié)果。關(guān)鍵詞關(guān)鍵詞： EDA（電子設(shè)計自動化） ；VH

8、DL（硬件描述語言）大慶石油學院硬件課程設(shè)計5目錄第 1 章 概 述 .61.1 EDA 的概念.61.2 EDA 的工作平臺.7第 2 章 原理圖法八位全加器的設(shè)計 .82.1 加法器的系統(tǒng)分析.82.2 八位全加器的設(shè)計過程.82.3 設(shè)計過程.8第 3 章 VHDL 語言法設(shè)計八位全加器.113.1 用 VHDL 語言設(shè)計半加器.113.2 用 VHDL 語言設(shè)計一位全加器.123.3 用 VHDL 語言設(shè)計八位全加器.12結(jié) 論 .14參考文獻 .15大慶石油學院硬件課程設(shè)計6第 1 章 概 述1.1 EDA 的概念EDA 是電子設(shè)計自動化（Electronic Design Auto

9、mation）的縮寫，在 20 世紀 90 年代初從計算機輔助設(shè)計（CAD） 、計算機輔助制造（CAM） 、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。EDA 代表了當今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法?，F(xiàn)在對 EDA 的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等

10、各個領(lǐng)域，都有 EDA 的應(yīng)用。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。本文所指的 EDA 技術(shù)，主要針對電子電路設(shè)計、PCB 設(shè)計和 IC 設(shè)計。EDA 設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程在計算機上自動處理完成。現(xiàn)在對 EDA 的概念或范疇用得很廣。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、

11、生物、醫(yī)學、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用1。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。本次畢業(yè)設(shè)計課題實現(xiàn)的核心技術(shù)即為 EDA 相關(guān)技術(shù).1.1.1EDA1.1.1EDA 技術(shù)及應(yīng)用技術(shù)及應(yīng)用電子設(shè)計技術(shù)的核心就是 EDA 技術(shù)，EDA 是指以計算機為工作平臺，融合應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進行三方面的設(shè)計工作，即 IC 設(shè)計、電子電路設(shè)計和 PCB 設(shè)計。EDA 技術(shù)已有 30 年的發(fā)展歷程，大致可分為三個

12、階段。70 年代為計算機輔助設(shè)計（CAD）階段，人們開始用計算機輔助進行 IC 版圖編輯、PCB 布局布線，取代了手工操作。80 年代為計算機輔助工程（CAE）階段。與 CAD 相比，CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計。CAE 的主要功能是：原理圖輸人，邏輯仿真，電路分析，自動布局布線，PCB 后分析。90 年代為電子系統(tǒng)設(shè)計大慶石油學院硬件課程設(shè)計7自動化（EDA）階段。EDA 技術(shù)發(fā)展迅猛，逐漸在教學、科研、產(chǎn)品設(shè)計與制造等各方面都發(fā)揮著巨大的作用。在教學方面：幾乎所有理工科(特別是電子信息)類的高校都

13、開設(shè)了 EDA 課程。主要是讓學生了解 EDA 的基本原理和基本概念、鱗握用佃 L 描述系統(tǒng)邏輯的方法、使用扔 A 工具進行電子電路課程的模擬仿真實驗并在作畢業(yè)設(shè)計時從事簡單電子系統(tǒng)的設(shè)計，為今后工作打下基礎(chǔ)。具有代表性的是全國每兩年舉辦一次大學生電子設(shè)計競賽活動。在科研方面：主要利用電路仿真工具(EwB 或 PSPICE、VLOL 等)進行電路設(shè)計與仿真；利用虛擬儀器進行產(chǎn)品調(diào)試；將 O)LI)FPGA 器件的開發(fā)應(yīng)用到儀器設(shè)備中。例如在 CDMA 無線通信系統(tǒng)中，所有移動手機和無線基站都工作在相同的頻譜，為區(qū)別不同的呼叫，每個手機有一個唯一的碼序列，CDMA 基站必須能判別這些不同觀點的碼

14、序列才能分辨出不同的傳呼進程；這一判別是通過匹配濾波器的輸出顯示在輸人數(shù)據(jù)流中探調(diào)到特定的碼序列；FPGA 能提供良好的濾波器設(shè)計，而且能完成 DSP 高級數(shù)據(jù)處理功能，因而 FPGA 在現(xiàn)代通信領(lǐng)域方面獲得廣泛應(yīng)用。在產(chǎn)品設(shè)計與制造方面：從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等，EDA 技術(shù)不單是應(yīng)用于前期的計算機模擬仿真、產(chǎn)品調(diào)試，而且也在 P 哪的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、朋比的制作過程等有重要作用?？梢哉f電子 EDA 技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。EDA 技術(shù)在進入 21 世紀后，由于更大規(guī)模的 FPGA 和凹 m 器件的不斷推出

15、，在仿真和設(shè)計兩方面支持標準硬件描述語言的功能強大的 EDA 軟件不斷更新、增加，使電子 EDA 技術(shù)得到了更大的發(fā)展。電子技術(shù)全方位納入 EDA 領(lǐng)域，EDA 使得電子領(lǐng)域各學科的界限更加模糊，更加互為包容，突出表現(xiàn)在以下幾個方面：使電子設(shè)計成果以自主知識產(chǎn)權(quán)的方式得以明確表達和確認成為可能；基于 EDA 工具的 ASIC 設(shè)計標準單元已涵蓋大規(guī)模電子系統(tǒng)及 IP 核模塊；軟硬件 IP 核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計應(yīng)用領(lǐng)域得到進一步確認；SoC 高效低成本設(shè)計技術(shù)的成熟。隨著半導體技術(shù)、集成技術(shù)和計算機技術(shù)的迅猛發(fā)展，電子系統(tǒng)的設(shè)計方法和設(shè)計手段都發(fā)生了很大的變化?？梢哉f電子 ED

16、A 技術(shù)是電子設(shè)計領(lǐng)域的一場革命。傳統(tǒng)的“固定功能集成塊十連線”的設(shè)計方法正逐步地退出歷史舞臺，而基于芯片的設(shè)計方法正成為現(xiàn)代電子系統(tǒng)設(shè)計的主流。作為高等院校有關(guān)專業(yè)的學生和廣大的電子工程師了解和掌握這一先進技術(shù)是勢在必行，這不僅是提高設(shè)計效率的需要，更是時代發(fā)展的需求，只有攀握了 EDA 技術(shù)才有能力參與世界電子工業(yè)市場的競爭，才能生存與發(fā)展。隨著科技的進步，電子產(chǎn)品的更新日新月異，EDA 技術(shù)作為電子產(chǎn)品開發(fā)研制的源動力，已成為現(xiàn)代電子設(shè)計的核心。所以發(fā)展 EDA 技術(shù)將是電子設(shè)計領(lǐng)域和電子產(chǎn)業(yè)界的一場重大的技術(shù)革命，同時也對電類課程的教學和科研提出了更深更高的要求。特別是EDA 技術(shù)在我

17、國尚未普及，掌握和普及這一全新的技術(shù)，將對我國電子技術(shù)的發(fā)展具有深遠的意義。1.2 EDA 的工作平臺1.2.1 EDA 硬件工作平臺1.計算機2.EDA 實驗開發(fā)系統(tǒng)：EDA-V大慶石油學院硬件課程設(shè)計81.2.2 EDA 的軟件工作平臺PLD（Programmable Logic Device）是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前主要有兩大類型：CPLD(Complex PLD)和 FPGA(Field Programmable Gate Array)。它們的基本設(shè)計方法是借助于 EDA 軟件，用原理圖、狀態(tài)機、布爾表達式、硬件描述語言等方法，生成相應(yīng)的目標文件，最后

18、用編程器或下載電纜，由目標器件實現(xiàn)。生產(chǎn)PLD 的廠家很多，但最有代表性的 PLD 廠家為 Altera、Xilinx 和 Lattice 公司。我們采用了 MAX PLUS軟件作為開發(fā)工具。第第 2 章章 原理圖法八位全加器的原理圖法八位全加器的設(shè)計設(shè)計2.1 加法器詳細分析原理原理： 加法器是數(shù)字系統(tǒng)中的基本邏輯器件。多位加法器的構(gòu)成有兩種方式：并行進位和串行進位方式。并行進位加法器設(shè)有并行進位產(chǎn)生邏輯，運算速度快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會越來越大。2.1

19、.12.1.1 八位全加器說明八位全加器說明 實現(xiàn)進位功能，可以接受從低位進來的數(shù)據(jù)。2.2 八位全加器的設(shè)計過程 2.2.12.2.1 設(shè)計規(guī)劃設(shè)計規(guī)劃 利用 EDA-型實驗箱，硬件描述語言（VHDL） ，及 MAX-PLUS軟件設(shè)計簡單的 8位全加器，實現(xiàn)功能說明中的要求。2.2.22.2.2 設(shè)計說明本次章節(jié)我們以原理圖法來進行設(shè)計，通過半加器和一位全加器設(shè)計設(shè)計成為八位全加器。大慶石油學院硬件課程設(shè)計92.3 設(shè)計過程2.3.1 半加器設(shè)計1原理圖設(shè)計過程：工作原理是：S=AB+AB ; Ci+1=AB不接受低位進來的數(shù)據(jù)。3效驗原理圖：原理圖編譯完后進行仿真實驗。4將設(shè)計保存，并將文

20、件設(shè)為模塊（本實驗內(nèi)名為 bjq）2.3.2 一位的全加器設(shè)計1.原理圖設(shè)計：工作原理：FiAiBiCi ， Ci1AiBiBiCiCiAi。電路圖如下：3 進行波形仿真實驗后得到如下波形圖：大慶石油學院硬件課程設(shè)計10在此圖中我們可以看出此設(shè)計準確無誤，我們將整個設(shè)計電路輸入到實驗箱中的處理器內(nèi)進行實際測驗。在實驗箱上進行測試，能實現(xiàn)預期的功能，沒有問題存在。進行多次仔細的觀察沒有問題。4 把整個設(shè)計項目進行保存，將文件設(shè)為模塊（本課程中為 qjq）233 八位全加器設(shè)計八位全加器設(shè)計1原理圖設(shè)計過程2測驗原理圖的正確性：大慶石油學院硬件課程設(shè)計11 仔細的看過圖，沒有問題。原理圖編譯完后，

21、將設(shè)計電路輸入到實驗箱中的處理器中進行仿真實驗。得到如下波形圖：在此圖中可以看出設(shè)計準確無誤，我們把設(shè)計好的電路輸入到實驗箱進行測驗。對波形圖進行多次仔細的觀察，沒有發(fā)現(xiàn)問題，八位全加器沒有問題。4. 為了確保本次課程設(shè)計的正確性，再次進行了多次測試。第第 3 3 章章 VHDLVHDL 語言法設(shè)計八位全加器語言法設(shè)計八位全加器3.1 半加器（VHDL 語言編譯）其代碼如下：（VHDL 語言）：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC)

22、;END ENTITY h_adder;大慶石油學院硬件課程設(shè)計12ARCHITECTURE fh1 OF h_adder isBEGINso=not (a XOR (NOT b);coain,b=bin,co=d,so=e);u2:h_adder PORT MAP(a=e,b=cin,co=f,so=sum);us:or2a PORT MAP(a=d,b=f,c=cout);END ARCHITECTURE fd1;大慶石油學院硬件課程設(shè)計133.3八位全加器（VHDL 語言）代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY b_add

23、er ISPORT (a1,a2,a3,a4,a5,a6,a7,a8:IN STD_LOGIC;b1,b2,b3,b4,b5,b6,b7,b8:IN STD_LOGIC;h1,h2,h3,h4,h5,h6,h7,h8,jw:OUT STD_LOGIC);END ENTITY b_adder;ARCHITECTURE fd1 OF b_adder ISCOMPONENT h_adderPORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END COMPONENT;COMPONENT f_adderPORT (ain,bin,cin:IN STD_LOGIC;co

24、ut,sum:OUT STD_LOGIC);END COMPONENT;SIGNAL d1,d2,d3,d4,d5,d6,d7,d8:STD_LOGIC;BEGINu1:h_adder PORT MAP(a=a1,b=b1,co=d1,so=h1);u2:f_adder PORT- MAP(ain=a2,bin=b2,cin=d1,sum=h2,cout=d2);u3:f_adder PORT- MAP(ain=a3,bin=b3,cin=d2,sum=h3,cout=d3);u4:f_adder PORT- MAP(ain=a4,bin=b4,cin=d3,sum=h4,cout=d4);u5:f_adder PORT- MAP(ain=a5,bin=b5,cin=d4,sum=h5,cout=d5);u6:f_adder PORT- MAP(ain=a6,bin=b6,cin=d5,sum=h6,cout=d6);u7:f_adder PORT- MAP(ain=a7,bin=b7,cin=d6,sum=h7,cout=d7);u8:f_adder PORT- MAP(ain=