EDA課程設(shè)計(jì)之2位十進(jìn)制四則運(yùn)算器電路四則運(yùn)算器

1、電子設(shè)計(jì)自動(dòng)化課程設(shè)計(jì)題目： 2位十進(jìn)制四則運(yùn)算器電路 院（系） 信息科學(xué)與工程學(xué)院 專 業(yè) 通信工程 屆 別 2011級(jí) 班 級(jí) 學(xué) 號(hào) 姓 名 任課老師 彭盛亮 摘要本設(shè)計(jì)是利用EDA技術(shù)實(shí)現(xiàn)的2位十進(jìn)制四則運(yùn)算器，是基于QuartusII7.2軟件，利用其強(qiáng)大、直觀、便捷和操作靈活的原理圖輸入設(shè)計(jì)的功能來完成本次設(shè)計(jì)的。此設(shè)計(jì)利用QuartusII7.2中的EP2C5T144C8芯片來控制整個(gè)程序的運(yùn)行，用七段數(shù)碼管顯示各個(gè)輸入和輸出，用LED燈的亮滅來顯示運(yùn)算模式，而軟件部分則是由VHDL語言來編寫的，是通過精心的設(shè)計(jì)和合理的規(guī)劃而完成的設(shè)計(jì)。設(shè)計(jì)完成后的運(yùn)算器不僅能實(shí)現(xiàn)數(shù)據(jù)的加減乘除

2、運(yùn)算，而且還能使數(shù)據(jù)及其計(jì)算結(jié)果在數(shù)碼管上顯示出來，能夠?qū)崿F(xiàn)0-99的十進(jìn)制數(shù)字四則運(yùn)算。目 錄第一章 系統(tǒng)設(shè)計(jì)11.1設(shè)計(jì)要求11.2系統(tǒng)設(shè)計(jì)方案11.2.2總體方案的論證21.2.4各功能塊的劃分和組成3第二章 單元電路設(shè)計(jì)42.1 輸入模塊52.2加法模塊52.3減法模塊62.4乘法模塊72.5 除法模塊72.6 模式選擇模塊82.7輸出模塊8第三章 軟件設(shè)計(jì)93.1 軟件設(shè)計(jì)平臺(tái)、開發(fā)工具和實(shí)現(xiàn)方法93.2程序的流程方框圖93.3實(shí)現(xiàn)的功能及程序清單103.3.1百進(jìn)制計(jì)數(shù)器103.3.2四選一數(shù)據(jù)選擇器113.3.3加法模塊：123.3.4減法模塊123.3.5乘法模塊133.3.6

3、除法模塊133.3.7輸出模塊14第四章 系統(tǒng)測(cè)試154.1 功能的測(cè)試方法、步驟154.2 儀器設(shè)備16第五章 結(jié)論16參考文獻(xiàn)17附錄A 電路圖圖紙17附錄B 軟件程序21 第一章 系統(tǒng)設(shè)計(jì)1.1設(shè)計(jì)要求輸入兩個(gè)2位十進(jìn)制數(shù)（099），輸出它們的四則運(yùn)算（加減乘除）結(jié)果；發(fā)光二極管顯示運(yùn)算模式；可調(diào)用LPM_MULT及LPM_DIVIDE模塊。 1.2系統(tǒng)設(shè)計(jì)方案1.2.1系統(tǒng)設(shè)計(jì)思路 通過分析可知，要完成本次課程設(shè)計(jì)可以分為三個(gè)模塊來實(shí)現(xiàn)相應(yīng)的功能，分別是輸入模塊、計(jì)算模塊以及輸出模塊。輸出模塊計(jì)算模塊輸入模塊其中各個(gè)模塊的任務(wù)要求為： * 輸入模塊：輸入兩個(gè)2位十進(jìn)制數(shù)以及運(yùn)算模式的選

4、擇 * 計(jì)算模塊：根據(jù)輸入模塊的選擇完成相應(yīng)的運(yùn)算過程 * 輸出模塊：輸出各個(gè)輸入及計(jì)算結(jié)果1.2.2總體方案的論證·方案一：根據(jù)功能和指標(biāo)要求，計(jì)算器電路包括三個(gè)部分：顯示電 路、輸入電路和芯片控制電路。用七段數(shù)碼管作為顯示電路，各作為輸入電路，利用程序輸入法將計(jì)算器所需的程序?qū)懭胄酒?。模塊圖如下：顯示電路芯片控制輸入電路·方案二： 根據(jù)計(jì)算器的功能要求，計(jì)算器電路可包括四個(gè)部分：選用LED數(shù)碼管作為顯示部分，各按鍵作為輸入部分，運(yùn)算模塊，芯片控制部分。模塊圖如下：芯片控制運(yùn)算模塊顯示模塊輸入部分1.2.3 方案的對(duì)比選擇 從電路清晰程度來說方案二要優(yōu)于方案一，因?yàn)榉桨付?/p>

5、顯示結(jié)果清楚明了，比用方案一的準(zhǔn)確度更高，而且電路分模塊來做，更加清晰，連線相對(duì)也比較簡單。所以為了得到更好的結(jié)果，我所以選擇方案二。1.2.4各功能塊的劃分和組成選擇模塊 計(jì)算模塊LED輸出芯片控制除法乘法減法加法輸入2輸入1 1.2.5 系統(tǒng)的工作原理（1）由于要設(shè)計(jì)的是四則計(jì)算器，可以進(jìn)行四則運(yùn)算， 則采用七段數(shù)碼管顯示數(shù)據(jù)和結(jié)果。（2）另外鍵盤包括兩個(gè)十進(jìn)制數(shù)輸入鍵、一個(gè)模式選擇鍵，故只需要3個(gè)按鍵即可。（3）執(zhí)行過程：使能端打開后顯為示零，等待鍵入數(shù)值，當(dāng)鍵入兩個(gè)數(shù)字，計(jì)算器在內(nèi)部執(zhí)行數(shù)值轉(zhuǎn)換和存儲(chǔ)，并等待鍵入模式，當(dāng)再鍵入模式后將在數(shù)碼管上顯示運(yùn)算結(jié)果。第2章 單元電路設(shè)計(jì)2.1

6、輸入模塊 工作原理： 利用兩個(gè)100進(jìn)制的計(jì)數(shù)器作為數(shù)字的輸入，通過外接的按鍵來控制計(jì)數(shù)器，從而人為的確定輸入的數(shù)值。 參數(shù)計(jì)算： 一百進(jìn)制數(shù)輸出最高是99，故需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此cq的寬度6.0。 LED每一位的最高輸出為9，故需4個(gè)字節(jié)才可能將其包含在內(nèi)，故LED1和LED2的寬度為3.0。2.2加法模塊 工作原理： 利用VHDL語言來實(shí)現(xiàn)兩個(gè)2位十進(jìn)制數(shù)的加法，做出一個(gè)小加法模塊。又由于其輸出結(jié)果在0198之間，故要將此小減法模塊將和2個(gè)lpm divide1和2個(gè)lpm constant0相連，從而使得當(dāng)兩個(gè)十進(jìn)制數(shù)輸入后可以在3個(gè)LED數(shù)碼管上顯示最終結(jié)果。 參數(shù)計(jì)算：

7、 輸入最高值是99，需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此add_in1和add_in2的寬度6.0。 輸出結(jié)果最高值為3位數(shù)，且要將其顯示在LED燈上，則設(shè)置3個(gè)輸出，可利用LPM_CONSTANT取10，將輸出的結(jié)果2次模10得到百位數(shù)、十位數(shù)和個(gè)位數(shù)。 LED每一位的最高輸出為9，故add_out1、add_out2和add_out3的寬度為3.0。2.3減法模塊 工作原理： 利用VHDL語言來實(shí)現(xiàn)兩個(gè)2位十進(jìn)制數(shù)的加法，做出一個(gè)小減法模塊。又由于其輸出結(jié)果在-9999之間，故將此小減法模塊將和2個(gè)lpm divide1和2個(gè)lpm constant0相連，從而使得當(dāng)兩個(gè)十進(jìn)制數(shù)輸入后可以在

8、3個(gè)LED數(shù)碼管上顯示最終結(jié)果，其中一個(gè)LED數(shù)碼管顯示結(jié)果的符號(hào)，若為負(fù)數(shù)則符號(hào)位出現(xiàn)“F”。 參數(shù)計(jì)算： 輸入最高值是99，需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此sub_in1和sub_in2的寬度6.0。 所得結(jié)果最高值為2位數(shù)，且要將其顯示在LED燈上，則設(shè)置2個(gè)數(shù)值輸出，又由于可能出現(xiàn)結(jié)果為負(fù)數(shù)的情況，故又設(shè)一個(gè)符號(hào)位輸出?？衫肔PM_CONSTANT取10，將輸出的結(jié)果2次模10得到十位數(shù)和個(gè)位數(shù)。 LED每一位的最高輸出為9，故sub_out1和sub_out2的寬度為3.0。2.4乘法模塊 工作原理： 乘法運(yùn)算可以直接調(diào)用LPM_MULT的模塊來實(shí)現(xiàn)乘法運(yùn)算。又由于其輸出結(jié)果在0

9、9801之間，故要將此模塊和4個(gè)lpm divide1和4個(gè)lpm constant0相連，從而使得當(dāng)兩個(gè)十進(jìn)制數(shù)輸入后可以在4個(gè)LED數(shù)碼管上顯示最終結(jié)果。 參數(shù)計(jì)算： 輸入最高值是99，需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此dataa和datab的寬度6.0。 所得結(jié)果最高值為4位數(shù)，且要將其顯示在LED燈上，則設(shè)置4個(gè)數(shù)值輸出，可利用LPM_CONSTANT取10，將輸出的結(jié)果4次模10得到千位數(shù)、百位數(shù)、十位數(shù)和個(gè)位數(shù)。 LED每一位的最高輸出為9，故out_mult1、out_mult2、out_mult3和out_mult4的寬度為3.0。2.5 除法模塊 工作原理： 除法運(yùn)算可以直接

10、調(diào)用LPM_DIVIDE的模塊來實(shí)現(xiàn)除法運(yùn)算。又由于其輸出結(jié)果在099之間，故要將此模塊和2個(gè)lpm divide1和2個(gè)lpm constant0相連，可利用LPM_CONSTANT取10，將輸出的結(jié)果2次模10得到十位數(shù)和個(gè)位數(shù)。 參數(shù)計(jì)算： 輸入最高值是99，需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此div_in1和div_in1的寬度6.0。 所得結(jié)果最高值為2位數(shù)，且要將其顯示在LED燈上，則設(shè)置2個(gè)數(shù)值輸出，可利用LPM_CONSTANT取10，將輸出的結(jié)果2次模10得到商的十位數(shù)和個(gè)位數(shù)。 LED每一位的最高輸出為9，故div_out1和div_out2的寬度為3.0。2.6 模式選擇模

11、塊 工作原理： 由于要在加、減、乘、除四個(gè)模式中選擇一個(gè)進(jìn)行計(jì)算，所以可利用一個(gè)四選一的數(shù)據(jù)選擇器來作為模式選擇器，通過一個(gè)時(shí)鐘信號(hào)來改變改變數(shù)據(jù)選擇器從而控制模式選擇。2.7輸出模塊 工作原理： 將加、減、乘、除各個(gè)模塊的輸出和模式選擇的輸出作為輸入，以模式選擇的輸入作為控制信號(hào)來控制結(jié)果的輸出。 參數(shù)計(jì)算： 該模塊的各項(xiàng)輸入是由其他模塊的輸出來決定的，故此模塊的參數(shù)要和之前的模塊參數(shù)一一對(duì)應(yīng)。第3章 軟件設(shè)計(jì)3.1 軟件設(shè)計(jì)平臺(tái)、開發(fā)工具和實(shí)現(xiàn)方法 在Quartus II平臺(tái)中用VHDL語言編寫各個(gè)模塊所需要的程序或者調(diào)用Quartus II中原有的模塊并利用原理圖設(shè)計(jì)方法完成整個(gè)設(shè)計(jì)，借

12、助EDA實(shí)驗(yàn)箱進(jìn)行實(shí)驗(yàn)程序的調(diào)試和檢測(cè)。開始3.2程序的流程方框圖EN=1,RST=0輸入數(shù)1及數(shù)2輸入模式Y(jié)加法運(yùn)算加法運(yùn)算?NY減法運(yùn)算減法運(yùn)算?NY乘法運(yùn)算乘法運(yùn)算?NY除法運(yùn)算?除法運(yùn)算輸出3.3實(shí)現(xiàn)的功能及程序清單3.3.1百進(jìn)制計(jì)數(shù)器功能：作為兩個(gè)2位的十進(jìn)制數(shù)的輸入程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT99 ISPORT(CLK,RST,EN:IN STD_LOGIC;CQ: BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);

13、 LED1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);LED2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC);END CNT99;ARCHITECTURE BEHAV OF CNT99 ISBEGINPROCESS(CLK,RST,EN)VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE CQII:STD_LOGIC_VECTOR(6 DOWNTO 0);VARIABLE HI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST

14、='1' THEN CQI:=(OTHERS =>'0');HI:=(OTHERS =>'0');ELSIF CLK'EVENT AND CLK='1' THEN IF EN ='1' THEN IF HI<9 THEN IF CQI<9 THEN CQI:=CQI+1;ELSE CQI:=(OTHERS=>'0'); HI:=HI+1;END IF ;ELSE HI:=(OTHERS =>'0');END IF;IF CQII<99

15、 THEN CQII:=CQII+1;ELSE CQII:=(OTHERS=>'0');END IF ; END IF;END IF;IF(CQI=9 AND HI=9) THEN COUT<='1'ELSE COUT<='0' END IF ;CQ<=CQII;LED1<=HI;LED2<=CQI;END PROCESS;END BEHAV;3.3.2四選一數(shù)據(jù)選擇器 功能:選擇運(yùn)算模式 程序: LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOG

16、IC_UNSIGNED.ALL;ENTITY JINZHI4 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); COUT : OUT STD_LOGIC ); END JINZHI4;ARCHITECTURE BEHAV OF JINZHI4 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN IF RST = '1' THEN CQI := (OTHERS =>&

17、#39;0') ; ELSIF CLK'EVENT AND CLK='1' THEN IF EN = '1' THEN CQI := CQI + 1; END IF; END IF; IF CQI = 0 THEN COUT <= '1' ELSE COUT <= '0' END IF; CQ <= CQI; END PROCESS;END BEHAV;3.3.3加法模塊： 功能：進(jìn)行加運(yùn)算原理圖：3.3.4減法模塊 功能:進(jìn)行減法運(yùn)算 原理圖：3.3.5乘法模塊 功能：進(jìn)行乘法運(yùn)算 原理圖：3.

18、3.6除法模塊 功能：進(jìn)行除法運(yùn)算 原理圖：3.3.7輸出模塊功能：控制輸出結(jié)果程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SIZE_MOD IS PORT(MOD_SEL: IN STD_LOGIC_VECTOR(1 DOWNTO 0); ADD_OUT1: IN STD_LOGIC_VECTOR(3 DOWNTO 0);ADD_OUT2: IN STD_LOGIC_VECTOR(3 DOWNTO 0);ADD_OUT3: IN STD_LOGIC_VECTOR(3 DO

19、WNTO 0);FLAG: IN STD_LOGIC;SUB_OUT1: IN STD_LOGIC_VECTOR(3 DOWNTO 0);SUB_OUT2: IN STD_LOGIC_VECTOR(3 DOWNTO 0);MUL_OUT1: IN STD_LOGIC_VECTOR(3 DOWNTO 0);MUL_OUT2: IN STD_LOGIC_VECTOR(3 DOWNTO 0);MUL_OUT3: IN STD_LOGIC_VECTOR(3 DOWNTO 0);MUL_OUT4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIV_OUT1: IN STD_LOGI

20、C_VECTOR(3 DOWNTO 0);DIV_OUT2: IN STD_LOGIC_VECTOR(3 DOWNTO 0);OUTMOD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);OUTLED1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);OUTLED2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUTLED3: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);OUTLED4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END SIZE_MOD;ARCHITECTURE

21、BHV OF SIZE_MOD ISBEGINPROCESS(MOD_SEL)BEGINCASE MOD_SEL ISWHEN "00" => OUTMOD<="1000" OUTLED1<=(OTHERS=> '0');OUTLED2<=ADD_OUT1(3 DOWNTO 0);OUTLED3<=ADD_OUT2; OUTLED4<=ADD_OUT3;WHEN "01" => OUTMOD<="0100" OUTLED1<=(OTHERS

22、=> '0');OUTLED2<=(OTHERS=>(NOT FLAG);OUTLED3<=SUB_OUT1(3 DOWNTO 0); OUTLED4<=SUB_OUT2;WHEN "10" => OUTMOD<="0010" OUTLED1<=MUL_OUT1(3 DOWNTO 0);OUTLED2<=MUL_OUT2;OUTLED3<=MUL_OUT3; OUTLED4<=MUL_OUT4;WHEN OTHERS => OUTMOD<="0001&

23、quot; OUTLED1<=(OTHERS=> '0');OUTLED2<=(OTHERS=> '0');OUTLED3<=DIV_OUT1(3 DOWNTO 0); OUTLED4<=DIV_OUT2;END CASE;END PROCESS;END BHV;第四章 系統(tǒng)測(cè)試4.1 功能的測(cè)試方法、步驟 軟件部分：1、將寫好的的程序先進(jìn)行編譯 2、編譯通過后，利用波形仿真來觀察結(jié)果是否正確。 3、采用模式5進(jìn)行分配管腳后，再進(jìn)行編譯4、將編譯通過的程序下載到EDA實(shí)驗(yàn)箱上進(jìn)行硬件驗(yàn)證。硬件部分1、 選擇模式5進(jìn)行測(cè)試2、

24、利用多邦線將en接vcc，rst接gnd3、 根據(jù)管腳的分配（鍵1clk1、鍵2clk2，鍵3clk3），按鍵1和鍵2來改變輸入值，按鍵3改變運(yùn)算模式。比如：當(dāng)按鍵1和鍵2輸入38和47，則可在數(shù)碼管上顯示85，按鍵3改變加法、減法、乘法、除法模式。當(dāng)模式為減法時(shí)，其結(jié)果為“F9”；當(dāng)模式為乘法時(shí)，其結(jié)果為1786；當(dāng)模式為除法模式時(shí)，其結(jié)果為0. 4.2 儀器設(shè)備EDA技術(shù)實(shí)驗(yàn)箱 PC機(jī)（帶有quartus軟件）第五章 結(jié)論 本次設(shè)計(jì)完成了設(shè)計(jì)的基本要求，即隨機(jī)輸入兩個(gè)2位數(shù)，可進(jìn)行該兩個(gè)數(shù)的四則運(yùn)算并且輸出相應(yīng)的結(jié)果。同時(shí)也掌握了用VHDL語言來設(shè)計(jì)四則運(yùn)算的基本要求，加深了對(duì)軟件的了解。

25、參考文獻(xiàn)潘松，黃繼業(yè)EDA技術(shù)與VHDL語言.第三版.北京：清華大學(xué)出版社.2011.附錄A 電路圖圖紙總系統(tǒng)電路圖紙乘法模塊電路圖除法模塊電路圖 加法模塊電路圖減法模塊電路圖 附錄B 軟件程序小加法模塊程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity cal4_add isport(add_in1, add_in2: in std_logic_vector(6 downto 0);add_out: out std_logic_vector(7 downto 0);end ent

26、ity cal4_add;architecture beh of cal4_add issignal a1: std_logic_vector(7 downto 0);signal a2: std_logic_vector(7 downto 0);signal a3: std_logic_vector(7 downto 0);beginprocess(add_in1, add_in2)begina1<='0'&add_in1;a2<='0'&add_in2;a3 <= a2+a1;add_out<=a3;end proce

27、ss;end architecture beh;小減法模塊程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity size_sub isport(sub_in1, sub_in2: in std_logic_vector(6 downto 0);flag: out std_logic;sub_out: out std_logic_vector(6 downto 0);end entity size_sub;architecture beh of size_sub isbeginproc

28、ess(sub_in1, sub_in2)beginif sub_in1>sub_in2 thenflag <= '1'sub_out <= sub_in1-sub_in2;elseflag <= '0'sub_out <= sub_in2-sub_in1;end if;end process;end architecture beh;百進(jìn)制計(jì)數(shù)器程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt99 ispor

29、t(clk,rst,en:in std_logic;cq: buffer std_logic_vector(6 downto 0); LED1:out std_logic_vector(3 downto 0);LED2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout:out std_logic);end cnt99;architecture behav of cnt99 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0);variable cqii:std_logic_vector

30、(6 downto 0);variable hi:std_logic_vector(3 downto 0);beginif rst ='1' then cqi:=(others =>'0');hi:=(others =>'0');elsif clk'event and clk='1' then if en ='1' then if hi<9 then if cqi<9 then cqi:=cqi+1;else cqi:=(others=>'0'); hi:=hi

31、+1;end if ;else hi:=(others =>'0');end if;if cqii<99 then cqii:=cqii+1;else cqii:=(others=>'0');end if ; end if;end if;if(cqi=9 and hi=9) then cout<='1'else cout<='0' end if ;cq<=cqii;LED1<=hi;LED2<=cqi;end process;end behav;四選一選擇器程序：LIBRARY IE

32、EE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jinzhi4 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); COUT : OUT STD_LOGIC ); END jinzhi4;ARCHITECTURE behav OF jinzhi4 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN

33、IF RST = '1' THEN CQI := (OTHERS =>'0') ; ELSIF CLK'EVENT AND CLK='1' THEN IF EN = '1' THEN CQI := CQI + 1; END IF; END IF; IF CQI = 0 THEN COUT <= '1' ELSE COUT <= '0' END IF; CQ <= CQI; END PROCESS;END behav;輸出模塊程序：LIBRARY IEEE;USE IE

34、EE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY size_mod IS PORT(mod_sel: IN STD_LOGIC_vector(1 downto 0); add_out1: IN STD_LOGIC_vector(3 downto 0);add_out2: IN STD_LOGIC_vector(3 downto 0);add_out3: IN STD_LOGIC_vector(3 downto 0);flag: IN STD_LOGIC;sub_out1: IN STD_LOGIC_vector(3 downto 0);sub_out2: IN STD_LOGIC_vector(3 downto 0);mul_out1: IN STD_LOGIC_vector(3 downto 0);mul_out2: IN STD_LOGIC_vector(3 downto 0);mul_out3: IN STD_LOGI