《乘法器設(shè)計(jì)報(bào)告》word版

1、有符號(hào)乘法器設(shè)計(jì)報(bào)告 VLSI課程設(shè)計(jì)2010年12月復(fù)旦大學(xué)專用集成電路與國家重點(diǎn)實(shí)驗(yàn)室第一章 設(shè)計(jì)要求完成16*16有符號(hào)乘法器的設(shè)計(jì)。具體設(shè)計(jì)方案選擇要求如下：1、 編碼方式：non-booth編碼，Booth編碼，Booth2編碼（任選一種）2、 拓?fù)浣Y(jié)構(gòu)：簡(jiǎn)單陣列，雙陣列，二進(jìn)制樹，Wallace樹（任選一種）3、 加法器：Ripple Carry Adder，Carry bypass，Carry select，Carry look ahead（任選一種或采用混合方法）設(shè)計(jì)報(bào)告必須包含設(shè)計(jì)方案說明及選擇該方案的理由、仿真和設(shè)計(jì)結(jié)構(gòu)等。第二章 設(shè)計(jì)分析在微控制器（MCU）、微處理器（M

2、PU）、數(shù)字信號(hào)處理器（DSP）、濾波器（FIR/IIR）等各種電路中都會(huì)用到乘法器，乘法器是最基本、最重要的運(yùn)算模塊之一。并且乘法器往往還是處在關(guān)鍵路徑上，所以乘法器的性能就顯得更加重要。伴隨著現(xiàn)在工藝水平的提高，模塊的面積也隨著減小，在一定程度下以面積為代價(jià)來追求性能的提升，這也是允許的。本設(shè)計(jì)是以追求性能為設(shè)計(jì)目標(biāo)的，采用全并行的乘法器電路，設(shè)計(jì)指標(biāo)設(shè)為傳播延時(shí)為5ns。第三章 乘法器原理分析乘法器通常有三種結(jié)構(gòu)形式，全串行乘法器、串并行乘法器以及全并行乘法器。全串行乘法器都可以是串行的，需要多個(gè)時(shí)鐘周期，速度很慢；串并行乘法器的一個(gè)輸入是并行的，另一輸入是串行的，乘積串行輸出；全并行乘

3、法器，輸入和輸出都是并行的，電路較為復(fù)雜，但是速度極快。本設(shè)計(jì)追求的就是速度，所以采用全并行乘法器機(jī)構(gòu)。16位有符號(hào)乘法器可以分為三個(gè)部分：根據(jù)輸入的被乘數(shù)和乘數(shù)產(chǎn)生部分積、部分積壓縮產(chǎn)生和和進(jìn)位、將產(chǎn)生的和和進(jìn)位相加。這三個(gè)部分分別對(duì)應(yīng)著編碼方式、拓?fù)浣Y(jié)構(gòu)以及加法器。3.1 編碼方式本設(shè)計(jì)采用booth2編碼。Booth算法的提出主要是為了解決有符號(hào)數(shù)乘法運(yùn)算中的復(fù)雜的符號(hào)修正的問題，所以采用booth2編碼對(duì)于補(bǔ)碼表示的兩數(shù)就不需要考慮符號(hào)的問題。任何一個(gè)有符號(hào)數(shù)的補(bǔ)碼，都可以表示為下面的形式：附加上一位y-1=0，幫助分析y0，以下簡(jiǎn)單推導(dǎo)兩數(shù)的乘法運(yùn)算。仔細(xì)觀察推導(dǎo)出的結(jié)果，i是偶數(shù)，

4、即隔一位編碼一次，每次檢驗(yàn)3位，每次檢驗(yàn)3位的高位時(shí)下一次檢驗(yàn)3位的低位。Booth2算法規(guī)則表中有8種組合，但真正進(jìn)行的運(yùn)算只有 3種：0，X，2X，負(fù)項(xiàng)通過補(bǔ)碼運(yùn)算變成加法。負(fù)數(shù)的補(bǔ)碼可通過“取反加 1”實(shí)現(xiàn)。經(jīng)過booth2編碼后，產(chǎn)生的部分積可能是負(fù)值，需要考慮符號(hào)擴(kuò)展的問題。如果某個(gè)低位的部分積是負(fù)數(shù)，則需要擴(kuò)展其符號(hào)位使其和高位數(shù)對(duì)其，無論是正數(shù)還是負(fù)數(shù)，擴(kuò)展符號(hào)位都不會(huì)引起數(shù)值額變化，所以可以對(duì)所有的部分積都擴(kuò)展符號(hào)位。但這樣帶來的弊處就是增加了硬件開銷?？梢圆捎靡韵碌姆椒▉斫档烷_銷。把符號(hào)位的高位部分都轉(zhuǎn)化為1，再通過化去高位的1的方法，來減少硬件開銷。部分積可以轉(zhuǎn)化為下圖所示

5、：部分積是負(fù)數(shù)時(shí)S=1，部分積是正數(shù)時(shí)S=0；當(dāng)部分積是+0時(shí)，E=1，部分積是-0時(shí)，E=0，其余情況E=S取反。3.2 拓?fù)浣Y(jié)構(gòu)本設(shè)計(jì)采用二進(jìn)制樹的拓?fù)浣Y(jié)構(gòu)。二進(jìn)制樹拓?fù)浣Y(jié)構(gòu)排列的較為規(guī)整，且部分積壓縮的速度也非?？?。部分積壓縮的目的是為了減小進(jìn)位傳播的延時(shí)，采用進(jìn)位保留加法器，根據(jù)當(dāng)前位信息產(chǎn)生下一位的進(jìn)位，僅僅產(chǎn)生而沒有進(jìn)位行波傳播，這樣就可以把當(dāng)前的多位壓縮到較少的位數(shù)。經(jīng)過幾次壓后，把部分積壓縮成和以及進(jìn)位。部分積主要是通過counter和compressor進(jìn)行壓縮，通常使用（3:2）counter和（4:2）compressor。（3:2）counter其實(shí)質(zhì)就是一個(gè)全加器，進(jìn)

6、位輸入為ci，進(jìn)位輸出為c；（4:2）compressor可以由兩個(gè)全加器組成，ci為進(jìn)位輸入，Coin為內(nèi)部進(jìn)位，輸入到下一位的進(jìn)位輸入Ci，Coex為輸出進(jìn)位。上圖為二進(jìn)制樹的拓?fù)浣Y(jié)構(gòu)圖，每4個(gè)部分積輸入到一個(gè)（4:2）compressor中，產(chǎn)生兩個(gè)輸出，則8個(gè)部分積使用3次（4:2）compressor就可以得到和和進(jìn)位。部分積的壓縮方式可以見下圖。如圖中所示，加上最后一個(gè)部分積的進(jìn)位，共有9個(gè)部分積，本設(shè)計(jì)把最后的進(jìn)位位移到第一個(gè)部分積上，使用5個(gè)全加器，把進(jìn)位融合到第一個(gè)部分積，這樣就轉(zhuǎn)變成8個(gè)部分積了，再使用兩級(jí)二進(jìn)制樹壓縮，所以總共使用了三級(jí)壓縮，最終得到部分積的和和進(jìn)位。為了

7、免去不必要的硬件開銷，對(duì)于部分積邊上的位采用counter壓縮。上文提到的符號(hào)位擴(kuò)展的改進(jìn)方法，其目的也就是減少硬件開銷，所以在不影響性能的情況下，單獨(dú)出來部分積的邊緣位是十分有必要的。3.3 加法器本設(shè)計(jì)采用超前進(jìn)位加法器。為了使得乘法器的延時(shí)最小，最后一級(jí)的加法器采用傳播延時(shí)最小的超前進(jìn)位加法器。超前進(jìn)位加法器的原理及構(gòu)成，在此不做詳述。第四章 仿真驗(yàn)證4.1 功能仿真對(duì)于16位乘法器的仿真驗(yàn)證，若采用窮舉法，則有232種情況，驗(yàn)證次數(shù)太多，所以只能采用隨機(jī)數(shù)的驗(yàn)證方法。產(chǎn)生兩個(gè)隨機(jī)數(shù)，加入到乘法器的兩個(gè)輸入端，如此循環(huán)10000次，若沒有錯(cuò)誤，則可以認(rèn)為乘法器功能正確。X，Y是產(chǎn)生的兩個(gè)隨機(jī)數(shù)，product是兩數(shù)的乘積，product_check是用于驗(yàn)證結(jié)果是否正確。Count用于計(jì)數(shù)，循環(huán)10000次，error記錄計(jì)算一萬次錯(cuò)誤的次數(shù)，若發(fā)生錯(cuò)誤，則退出仿真。4.2 DC綜合后仿真DC綜合采用的腳本文件在此沒有列出，詳細(xì)內(nèi)容可查看附帶的腳本文件。以下列出DC綜合后的報(bào)告文件。 綜合后仿真要DC綜合生成的.v和.sdf文件、DC綜合目標(biāo)庫文件以及testbench文件。Testbench文件中，在輸入x，y和讀取product之間要加入一定的延時(shí)。以下給出仿真結(jié)果。從波形圖中可以看出，乘法器輸入數(shù)據(jù)后到輸出穩(wěn)定之間