VHDL語言在電子設(shè)計自動化中的應(yīng)用

1、 淺議VHDL語言在電子設(shè)計自動化中的應(yīng)用【摘要】隨著電子技術(shù)和計算機技術(shù)的迅速發(fā)展,電子設(shè)計也變得越來越復雜,并朝著自動化方向發(fā)展,且運用語言進行電子設(shè)計成為了一種趨勢,有效地縮短了開發(fā)的周期及效率,其中vhdl語言就是電子設(shè)計中常用的一種語言。本文就vhdl語言在電子設(shè)計自動化中的應(yīng)用進行了分析討論?！娟P(guān)鍵詞】 vhdl語言;電子設(shè)計;自動化;應(yīng)用【 abstract 】 along with the electronic technology and the rapid development of computer technology, electronic design has b

2、ecome more and more complex, and toward the development of automation, and the use of language for electronic design has become a trend, effectively shorten the development cycle and efficiency, in which the vhdl language on the electronic design is commonly used in a language, this paper on the vhd

3、l language in electronic design automation application is analyzed and discussed.【 keywords 】 vhdl language; electronic design automation; application0 引言近些年,隨著電子技術(shù)及計算機技術(shù)的不斷發(fā)展,使用原來的方法進行系統(tǒng)及芯片的設(shè)計已經(jīng)不能滿足要求了,需要具有更高效率 的設(shè)計方法,運用vhdl語言進行電子設(shè)計就是在這種情況下開發(fā)的,而且被越來越廣泛地應(yīng)用到電子設(shè)計自動化中,顯著地提高了開發(fā)效率及產(chǎn)品的可靠性。1 電子設(shè)計自動化和vhdl語言概

4、述1.1 電子設(shè)計自動化概述電子設(shè)計自動化又稱為eda技術(shù),它是在上世紀70年代的集成電路技術(shù)茂盛發(fā)展下誕生的,與集成電路的復雜度是緊密相關(guān)的。在第一代電子設(shè)計自動化eda中,其主要功能是進行圖形編輯交互及設(shè)計規(guī)則檢查,所要解決的問題是進行pcb布局布線或者晶體管級版圖的設(shè)計;第二代電子自動化設(shè)計eda系統(tǒng),主要包括邏輯圖的設(shè)計輸入、邏輯綜合、芯片布圖、模擬驗證及印刷電路的版布圖等,隨著集成電路尺寸越來越小、規(guī)模越來越大、速度及頻率越來越高、設(shè)計越來越復雜,hdl的設(shè)計方案應(yīng)運而生,隨后具有描述語言的vhdl被提出來了。1.2 vhdl語言概述vhdl語言是指超高速集成電路的硬件描述語言,它是

5、一種很快的電路設(shè)計工具,其功能主要包括電路合成、電路描述及電路仿真等電路設(shè)計工作。vhdl語言是由抽象及具體硬件級別進行描述的工業(yè)標準語言,它已經(jīng)成為了一種通用硬件設(shè)計的交換媒介,很多工程軟件供應(yīng)商已經(jīng)把vhdl語言當做了eda或cad軟件的輸入/輸出標準,很多eda廠商還提供了vhdl語言編譯器,同時在方針工工具、 布圖工具及綜合工具中對vhdl語言提供了支持。2 vhdl語言的特點及開發(fā)流程2.1 vhdl語言主要有幾方面的特點。一是vhdl語言具有較強的描述功能,能夠?qū)χС窒到y(tǒng)的行為級、門級及寄存器傳輸級這三個層次進行設(shè)計,和其它硬件描述語言相比,vhdl語言的行為描述能力更強,這種較強

6、的行為描述力能夠有效地避開具體器件結(jié)構(gòu),對大規(guī)模的電子系統(tǒng)的邏輯行為進行描述與設(shè)計,vhdl語言已經(jīng)成為高層次設(shè)計中的核心,也是它成為了電子設(shè)計系統(tǒng)領(lǐng)域最好的硬件語言描述。二是vhdl語言具有較為豐富的模擬庫函數(shù)及仿真語句,這使它能夠在任何設(shè)計系統(tǒng)中,很早地就能對設(shè)計系統(tǒng)功能中的可行性進行查驗,并隨時可以對設(shè)計進行模擬仿真,將設(shè)計中的邏輯錯誤消除在組裝前,由于大規(guī)模集成電路及應(yīng)用多層的印刷技術(shù)器件組裝完畢之后,很難進行修改,這就使得邏輯模擬變得不可缺少,運用邏輯模擬還能夠減少成本縮短調(diào)試及設(shè)計周期。對于中小規(guī)模的集成電路,僅運用模擬就能夠獲得成功數(shù)字系統(tǒng)設(shè)計;而大規(guī)模集成電路,則需要運用邏輯模

7、擬進行邏輯網(wǎng)絡(luò)設(shè)計的檢查與分析,邏輯模擬系統(tǒng)對于集成電路來說,是不可缺少的重要手段。三是vhdl語言能夠支持大規(guī)模的設(shè)計分解,及已有設(shè)計再利用,大規(guī)模的設(shè)計不可能有一個人獨立地完成,需要多個項目共同的組成,vhdl語言中的設(shè)計實體概念、設(shè)計庫概念、程序包概念為設(shè)計 的分解及再利用提供了有力的支持。四是vhdl語言的可讀性好,能夠被計算機接受也能夠被人類輕易的理解,vhdl語言所書寫的源文件,既可以當做文檔又能是程序,這種用源代碼的描述進行復雜的控制邏輯設(shè)計,不僅靈活方便,還能夠?qū)υO(shè)計結(jié)果進行保存、交流及重用。五是vhdl語言本身生命周期就較長,在vhdl語言設(shè)計中,并不包含和工藝相關(guān)的信息,其

8、設(shè)計和最終工藝實現(xiàn)是無關(guān)的,能夠使設(shè)計通過門級仿真之后,在用合適的工具映射到不同的工藝當中,當工藝進行更新時,就不需要進行原設(shè)計的修改了,僅改變映射工具就可以了,對于已經(jīng)完成的設(shè)計,尤其是和工藝技術(shù)相關(guān)的參數(shù)可以運用vhdl語言所提供的類屬進行描述,或者進行子程序功能的調(diào)用,可以在源程序不改變的情況下,僅修改類屬的函數(shù)及參量就可以了,這樣就可以改變電子設(shè)計的規(guī)模及結(jié)構(gòu)了。當然在vhdl 語言也有些不足之處,像沒有wait語句、不能處理動態(tài)結(jié)構(gòu)、不能等待時序等,但它整體還是有很多優(yōu)點的,并為硬件設(shè)計帶來了很大地方便,被很多用戶所接受,也得到了很多廠商的有力支持。2.2 vhdl語言的開發(fā)流程vh

9、dl語言的開發(fā)流程主要為文本編輯、功能仿真、邏輯綜合、布局布線、時序仿真及編程下載。其中文本編輯器能夠進行vhdl語言環(huán)境的編輯,其文件保存為.vhd的文件;功能仿真是指將文件調(diào)入vhdl的仿真軟件中,并進行功能的仿真,對其邏輯功能進行檢 查以驗證是否正確,也稱為前仿真,對于那些相對簡單的電子設(shè)計可以忽略這一步,在布線完成之后直接進行時序仿真;邏輯綜合是指將文件進行邏輯綜合并在設(shè)定的約束條件下進行綜合,就是把語言綜合成布爾表達式及信號連接關(guān)系,綜合之后會生成.edf的電子設(shè)計自動化的工業(yè)標準文件;布局布線則是將.edf文件調(diào)到pld廠家所提供的軟件之中進行布局布線,這樣就可以把已設(shè)計好的邏輯安

10、放到pld內(nèi)了;時序仿真是指利用布局布線時所獲得的精確參數(shù)進行后仿真的驗證;編程下載所指當確認方針沒有錯誤后,就將文件儲存到目標芯片中。3 vhdl語言在電子設(shè)計自動化中的應(yīng)用3.1 vhdl語言在電子設(shè)計自動化中的應(yīng)用實例以簡單的數(shù)字鐘說明vhdl語言在電子設(shè)計自動化中的應(yīng)用,數(shù)字鐘中主要包括秒s、分min、時h三個主要模塊,這里所指的秒分是60進制的計數(shù)源代碼,library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cntm60 isport(clear,ci,load,clk:in s

11、td_logic;beginif(clear="0"thenqh<=0000;ql<=0000; else qh<=qh+1; end if else ql<=ql+1; end if; end if; end if; end process; end behave; 在電子設(shè)計自動化應(yīng)用實例當中，我們用到了分、秒計數(shù)器，并 將底層的模塊連接成為頂層的文件，從實現(xiàn)簡單的自動數(shù)字時鐘， 當然還可以對鬧時模塊、報時模塊及校正模塊等進行設(shè)計，并與頂 層的數(shù)字鐘模塊進行連接，運用 vhdl 語言，能夠使其模塊化，并 由頂部向下的設(shè)計，所需要的時間并不長，這個

12、自動化數(shù)字鐘的應(yīng) 用是比較簡單的，但它們的系統(tǒng)理念是相通的。 3.2 vhdl 語言在電子設(shè)計自動化應(yīng)用中所要注意的問題 在電子自動化應(yīng)用中，vhdl 語言已經(jīng)成為了主要的硬件描述通用 語言，很多電子設(shè)計自動化公司都在應(yīng)用這種語言，從語法的角度 來看，與以前所應(yīng)用的 c 語言或者 pascal 是相互聯(lián)系的，但是它 們之間又是相互區(qū)別的，vhdl 語言能夠并行執(zhí)行，與硬件之間有著 對應(yīng)的關(guān)系，其描述力是很強的。在一般的結(jié)構(gòu)設(shè)計中，主要有支 持行為、結(jié)構(gòu)及數(shù)據(jù)流的描述方法，在運用 vhdl 語言的編程中， 所要注意的是： 一是文件名和實體名要相同，其后綴均為.vhd，程序的存儲路徑 不能有漢字出

13、現(xiàn)，變量要放在結(jié)構(gòu)體之中，變量并不是全局量，僅 能在進程語句及子程序中進行使用。 二是在編程的時候，幾乎都要運用到 std_logic_1164 的程序包， 僅運用到這個程序包是不夠的，還應(yīng)該依據(jù)運算符的支持數(shù)據(jù)類型 進行其他數(shù)據(jù)包的選擇。 三是關(guān)于順序語句和并行語句問題，要把并行語句直接放入結(jié)構(gòu) 體里就可以了，而順序語句就要放在 process 里了，雖然 process 自身是并行語句，但它的內(nèi)部確是順序語句。 四是在條件語句中，條件的覆蓋是不完整的，綜合器會把多余的 鎖存器引入進來，一定要對條件所覆蓋的范圍進行考慮，通常的處 理方法是加上 else 語句進行條件補全，頂層的文件在進行存盤

14、時， 其文件名是不能和底層的文件名相同的。 4 vhdl 語言在電子設(shè)計自動化應(yīng)用中的作用 vhdl 語言在電子設(shè)計自動化中的應(yīng)用，能夠有效地打破傳統(tǒng)硬件 電路的設(shè)計界限，借助硬件的描述語言設(shè)計出與相關(guān)要求相符合的 硬件系統(tǒng)，運用 vhdl 語言對電子設(shè)計自動化的應(yīng)用，與 c 語言的 語法類型是相似的，具有很好的可讀性，掌握起來也較為簡單，運 用 vhdl 語言進行硬件電路的設(shè)計打破了原有地先畫出電路的原理 圖，再進行元器件及實際電路定式的搭建，可以靈活地御用 vhdl 語言描述的硬件電路功能進行信號的連接和定時關(guān)系，在總體行為 的設(shè)計一直到最終邏輯形成網(wǎng)絡(luò)表的文件，對于每一步都要進行仿 真的檢查，在仿真結(jié)果分析中，能夠發(fā)現(xiàn)電子自動化系統(tǒng)的設(shè)計中 所存存在的問題，這樣更有利于電子設(shè)計自動化應(yīng)用的完整，并且 其設(shè)計效率更高，時間周期更短，vhdl 語言已經(jīng)被廣泛地應(yīng)用在電 子設(shè)計自動化中了。 5 總結(jié) 隨著電子技術(shù)和計算機技術(shù)的不斷發(fā)展，電子產(chǎn)品也在迅速發(fā)展 著，電子設(shè)計自動化技術(shù)改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法及實現(xiàn)手 段，而 vhdl 國際標準語言與電子設(shè)計自動化技術(shù)工具的結(jié)合，能 夠有效地降低設(shè)計的風險，縮短設(shè)計的時間周期，提高設(shè)計效率， 隨著 vhdl 語言在電子設(shè)計自動化的應(yīng)用越來越廣泛，并將會給硬 件的設(shè)計領(lǐng)域帶來很大的變革。 參考文獻