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1、實(shí)驗(yàn)一 TTL 與非門(mén)的靜態(tài)參數(shù)測(cè)試 實(shí)驗(yàn)報(bào)告By kqh from SYSU一、實(shí)驗(yàn)數(shù)據(jù)及數(shù)據(jù)分析1. 低電平輸出電源電流ICCL和高電平輸出電源電流ICCH及靜態(tài)平均功耗P:l ICCL:測(cè)試電路如圖1(a)所示,測(cè)得ICCL為2.73mAl ICCH:測(cè)試電路如圖1(b)所示,測(cè)得ICCH為0.90 mAl P:P=Pon+Poff2=VCCICCL+VCCICCH2=52.7310-3+50.9010-32W=90.75mW圖1(a)圖1(b)數(shù)據(jù)分析:低電平輸出電源電流 ICCL 比高電平輸出電源電流 ICCH 高,符合理論預(yù)測(cè)。2. 輸入短路電流IIS和輸入漏電流IIH:l IIS

2、(或IIL):測(cè)試電路如圖2(a)所示,測(cè)得IIS為0.22mAl IIH:測(cè)試電路如圖2(b)所示,電流過(guò)小,多用電表無(wú)測(cè)量示數(shù)圖2(a)圖2(b)數(shù)據(jù)分析:輸入短路電流IIS和輸入漏電流IIH分別是0.22mA和無(wú)示數(shù),均比較小,說(shuō)明前級(jí)門(mén)電路帶負(fù)載的個(gè)數(shù)較多。3. 輸出高電平UOH及關(guān)門(mén)電平Uoff測(cè)試電路如圖3所示,測(cè)得UOH為4.91V則當(dāng)輸出電壓為90%UOH (4.419V)時(shí),測(cè)得輸入電壓(即關(guān)門(mén)電壓)為0.981V圖34. 輸出低電平UOL及開(kāi)門(mén)電平Uon測(cè)試電路如圖4所示,測(cè)得UOL為0.437V調(diào)整輸入電壓,測(cè)得開(kāi)門(mén)電平Uon為1.226V圖4數(shù)據(jù)分析:綜合實(shí)驗(yàn)3、4可知

3、,74LS00 的跳變電壓在 在之間,高電平為 4.91V,低電平為 0.437V。5. 測(cè)試TTL與非門(mén)的電壓傳輸特性u(píng)i(V)00.20.40.60.80.850.900.950.975U0(V)3.813.783.773.743.673.603.503.212.91ui(V)1.0001.0251.0501.0751.1001.151.201.251.30U0(V)2.562.171.841.5600.7830.1860.1840.1830.182ui(V)1.522.533.54U0(V)0.1820.1820.1820.1820.1820.182用MATLAB擬合,u0關(guān)于ui的函數(shù)

4、圖像,如圖5所示圖5圖像分析:在高電平輸出范圍內(nèi),隨輸入電平增大,輸出電平輕微減??;在低電平輸出范圍內(nèi),輸出電平基本不隨輸入電平變化而變化。輸入電平在左右時(shí),輸出電平出現(xiàn)跳躍,與實(shí)驗(yàn)3、4結(jié)果基本相符6. 平均傳輸延遲時(shí)間tpd測(cè)試電路如圖6(a)所示,輸出波形如圖6(b)所示。圖6(a)圖6(b)數(shù)據(jù)分析:由波形圖中讀得T=92.80ns,則tpd=T14=6.629ns二、實(shí)驗(yàn)思考題1、TTL與非門(mén)和CMOS與非門(mén)有何異同點(diǎn)?答:TTL 與 CMOS 的相同點(diǎn)是:a. 都是與非邏輯元件,可以實(shí)現(xiàn)與非邏輯功能b. 輸出端都可以懸空c. 都有輸出高電平UOH、關(guān)門(mén)電平Uoff、輸出低電平UOL

5、及開(kāi)門(mén)電平Uon等參數(shù) TTL 與 CMOS 的不同點(diǎn)是:a. TTL與非門(mén)的閑置輸入端可以懸空,懸空時(shí)相當(dāng)于接高電平。CMOS與非門(mén)閑置輸入端應(yīng)接高電平或地,因CMOS輸入懸空時(shí)能感應(yīng)出高電壓會(huì)損壞芯片;b. TTL電路是電流控制器件,而CMOS電路是電壓控制器件。c. TTL電路的速度快,傳輸延遲時(shí)間短(5-10ns),但是功耗大。COMS電路的速度慢,傳輸延遲時(shí)間長(zhǎng)(25-50ns),但功耗低。d. CMOS的邏輯1電平電壓接近于電源電壓,邏輯0電平接近于0V,具有更寬的噪聲容限。2、如何將與非門(mén)作為非門(mén)使用?答:主要有兩種方法:a. 將與非門(mén)的兩輸入端短接端,即兩輸入端輸入同一信號(hào)b. 將

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