可編程邏輯設(shè)計(jì)實(shí)驗(yàn)手冊(cè)

1、可編程邏輯設(shè)計(jì)實(shí)驗(yàn)手冊(cè)福州大學(xué)物理與信息工程學(xué)院電子信息工程系注意事項(xiàng)1、 本實(shí)驗(yàn)手冊(cè)是為了配合EDA技術(shù)實(shí)用教程，作為本課程實(shí)驗(yàn)環(huán)節(jié)的補(bǔ)充指導(dǎo)而編制。2、 實(shí)驗(yàn)中涉及的Quartus軟件的使用請(qǐng)參考EDA技術(shù)實(shí)用教程中有關(guān)章節(jié)。3、 手冊(cè)中所有的虛線空白框，都留出來(lái)作為實(shí)驗(yàn)記錄之用，每個(gè)實(shí)驗(yàn)完成后，應(yīng)按照實(shí)驗(yàn)內(nèi)容的要求將實(shí)驗(yàn)結(jié)果記入框中。4、 每個(gè)實(shí)驗(yàn)后面都附有一道思考題，完成實(shí)驗(yàn)內(nèi)容后可以作為更進(jìn)一步的練習(xí)。5、 每個(gè)實(shí)驗(yàn)中的硬件測(cè)試需要在實(shí)驗(yàn)箱上完成，引腳鎖定請(qǐng)參考手冊(cè)最后的實(shí)驗(yàn)箱引腳資源說(shuō)明自行確定。6、 實(shí)驗(yàn)一實(shí)驗(yàn)七為必做部分，請(qǐng)自行合理安排時(shí)間完成；實(shí)驗(yàn)八為選做部分。7、 每次實(shí)驗(yàn)

2、后將手冊(cè)相關(guān)部分（完成實(shí)驗(yàn)結(jié)果記錄）、實(shí)驗(yàn)源代碼（.vhd文件）或電路圖一起，作為實(shí)驗(yàn)報(bào)告上交。8、 課程結(jié)束后請(qǐng)將所有報(bào)告按順序加封面裝訂好上交，作為實(shí)驗(yàn)部分成績(jī)計(jì)入總成績(jī)。目 錄實(shí)驗(yàn)一 利用原理圖輸入法設(shè)計(jì)4位全加器1實(shí)驗(yàn)二 簡(jiǎn)單組合電路的設(shè)計(jì)4實(shí)驗(yàn)三 簡(jiǎn)單時(shí)序電路的設(shè)計(jì)6實(shí)驗(yàn)四 異步清零和同步時(shí)鐘使能的4位加法計(jì)數(shù)器8實(shí)驗(yàn)五 七段數(shù)碼顯示譯碼器設(shè)計(jì)10實(shí)驗(yàn)六 數(shù)控分頻器的設(shè)計(jì)12實(shí)驗(yàn)七 4位十進(jìn)制頻率計(jì)的設(shè)計(jì)14實(shí)驗(yàn)八 交通燈邏輯控制電路設(shè)計(jì)16附錄 EDA實(shí)驗(yàn)箱部分資源引腳說(shuō)明20實(shí)驗(yàn)一 利用原理圖輸入法設(shè)計(jì)4位全加器一、實(shí)驗(yàn)?zāi)康模菏煜と绾卧赒uartus集成環(huán)境下利用原理圖輸入設(shè)計(jì)簡(jiǎn)

3、單組合邏輯電路，掌握層次化的電路設(shè)計(jì)方法。二、實(shí)驗(yàn)原理：一個(gè)4位全加器可以由4個(gè)一位全加器構(gòu)成，加法器間的進(jìn)位可以串行方式實(shí)現(xiàn)，即將低位加法器的進(jìn)位輸出cout與相鄰的高位加法器的進(jìn)位輸入信號(hào)cin相接。三、實(shí)驗(yàn)內(nèi)容：1.QuartusII軟件的熟悉熟悉Quartus環(huán)境下原理圖的設(shè)計(jì)方法和流程，可參考課本5.4節(jié)的內(nèi)容，重點(diǎn)掌握層次化的設(shè)計(jì)方法。2.設(shè)計(jì)1位全加器原理圖設(shè)計(jì)的原理圖如下所示3.利用層次化原理圖方法設(shè)計(jì)4位全加器（1）生成新的空白原理圖，作為4位全加器設(shè)計(jì)輸入（2）利用已經(jīng)生成的1位全加器作為電路單元，設(shè)計(jì)4位全加器的原理圖，如下所示4、設(shè)計(jì)一個(gè)超前進(jìn)位4位全加器以上設(shè)計(jì)的全加

4、器是基于串行進(jìn)位的結(jié)構(gòu)，高位的進(jìn)位輸入必須等待低位的運(yùn)算結(jié)果，造成較長(zhǎng)的延時(shí)。通過(guò)對(duì)進(jìn)位位進(jìn)行超前運(yùn)算，可以縮短這部分的延時(shí)。在已有1位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)具有超前進(jìn)位結(jié)構(gòu)的4位全加器，原理圖如下所示5、完成設(shè)計(jì)流程（1）在QuartusII環(huán)境下對(duì)以上設(shè)計(jì)電路按照教材5.1節(jié)的流程進(jìn)行編譯，排除錯(cuò)誤，生成最終配置文件。（2）對(duì)結(jié)果進(jìn)行時(shí)序仿真，觀察設(shè)計(jì)的正確性（注意觀察時(shí)序仿真波形中引入的延時(shí)），如有錯(cuò)誤應(yīng)改正電路，并重新執(zhí)行整個(gè)流程，直到得到正確的仿真結(jié)果。四、思考題1、你在原理圖設(shè)計(jì)中使用的是哪一個(gè)庫(kù)里面的元件，是否還有其他庫(kù)可用，有什么不同？請(qǐng)?jiān)囍昧硗庖粋€(gè)庫(kù)重復(fù)以上的設(shè)計(jì)內(nèi)容。2、

5、試用QuartusII下的時(shí)序分析器(教材11.3.8)分析兩種進(jìn)位結(jié)構(gòu)的4位全加器的時(shí)序，給出數(shù)據(jù)對(duì)比，說(shuō)明兩者之間的性能差異。實(shí)驗(yàn)二 簡(jiǎn)單組合電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模菏煜uartus境下以VHDL作為輸入的設(shè)計(jì)全過(guò)程。學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和實(shí)際硬件電路測(cè)試的方法。二、實(shí)驗(yàn)原理VHDL硬件描述語(yǔ)言是一種可以從多個(gè)層次上對(duì)數(shù)字邏輯電路進(jìn)行建模的國(guó)際標(biāo)準(zhǔn)(IEEE),本次實(shí)驗(yàn)是用VHDL設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字組合邏輯電路，并結(jié)合Quartus環(huán)境和實(shí)驗(yàn)電路進(jìn)行硬件測(cè)試。三、實(shí)驗(yàn)內(nèi)容：1） 根據(jù)實(shí)驗(yàn)一中一位全加器的電路原理圖，改用VHDL語(yǔ)言文本輸入方法，設(shè)計(jì)一位全加器，要求

6、采用結(jié)構(gòu)化的描述方法。設(shè)計(jì)完成后，利用Quartus集成環(huán)境進(jìn)行時(shí)序分析、仿真，記錄仿真波形和時(shí)序分析數(shù)據(jù)。module f_adder(ain,bin,cin,cout,sum); output cout,sum; input ain,bin,cin; wire e,d,f ; h_adder inst( ain, bin, e, d); h_adder inst1(.a(e ), .so(sum), .b(cin), .co(f); or2a inst2(.a(d), .b(f), .c(cout);endmodule2） 用VHDL語(yǔ)言設(shè)計(jì)一個(gè)四選一數(shù)據(jù)選擇器電路。要求先設(shè)計(jì)一個(gè)二選一數(shù)

7、據(jù)選擇器mux21，然后利用元件例化語(yǔ)句設(shè)計(jì)四選一數(shù)據(jù)選擇器mux41，同樣請(qǐng)給出時(shí)序分析數(shù)據(jù)和仿真結(jié)果。MUX21a:module MUX21a (a,b,s,y); input a,b,s; output y;assign y=(s?a:b);endmoduleMUX41a:module MUX41a(s1,s0,a1,b1,a2,b2,y1);input s1,s0,a1,b1,a2,b2;output y1;wire k1,k2;MUX21a u1(a1,b1,s0,k1);MUX21a u2(a2,b2,s0,k2);MUX21a u3(k1,k2,s1,y1);endmodule3

8、）硬件測(cè)試請(qǐng)?jiān)趯?shí)驗(yàn)系統(tǒng)上測(cè)試四選一數(shù)據(jù)選擇器。四、思考題如果不使用元件例化語(yǔ)句，而是直接設(shè)計(jì)四選一數(shù)據(jù)選擇器mux41，應(yīng)如何用VHDL進(jìn)行描述？實(shí)驗(yàn)三 簡(jiǎn)單時(shí)序電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模赫莆誕uartus環(huán)境下以VHDL作為輸入的整個(gè)設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試方法。二、實(shí)驗(yàn)原理時(shí)序邏輯電路是現(xiàn)代復(fù)雜數(shù)字電路的重要組成部分，往往占到整個(gè)設(shè)計(jì)的90以上。觸發(fā)器是時(shí)序電路的基本單元，本實(shí)驗(yàn)中將涉及到邊沿觸發(fā)和電平觸發(fā)兩種電路結(jié)構(gòu)，其中邊沿觸發(fā)是實(shí)際電路實(shí)現(xiàn)的主要方式。三、實(shí)驗(yàn)內(nèi)容1） 設(shè)計(jì)一個(gè)上升沿觸發(fā)的D觸發(fā)器輸入：D輸出：Q觸發(fā)時(shí)鐘：CLK2） 設(shè)計(jì)同步/異步清零D觸發(fā)器觸

9、發(fā)器有兩種清零方式：同步當(dāng)觸發(fā)沿到來(lái)時(shí)，若清零信號(hào)有效，則實(shí)現(xiàn)清零；異步任何時(shí)候清零信號(hào)一旦有效，觸發(fā)器馬上清零，而不論觸發(fā)沿是否到來(lái)。在以上設(shè)計(jì)的D觸發(fā)器基礎(chǔ)上，加入清零端rst，分別實(shí)現(xiàn)同步和異步清零方式。3） 設(shè)計(jì)一個(gè)高電平有效的鎖存器輸入：D輸出：Q觸發(fā)：E電平觸發(fā)的鎖存器與沿觸發(fā)的觸發(fā)器不同之處在于當(dāng)觸發(fā)端處于有效電平時(shí)，輸出等于輸出，隨輸入變化；觸發(fā)端無(wú)效時(shí)輸出保持不變。4） 在Quartus環(huán)境下對(duì)以上設(shè)計(jì)的模塊進(jìn)行編譯，記錄時(shí)序分析數(shù)據(jù)和仿真波形，并在實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。5） 請(qǐng)分析和比較1）和3）的仿真和實(shí)測(cè)結(jié)果，說(shuō)明兩者之間的異同點(diǎn)。四、思考題在本次實(shí)驗(yàn)中你使用的VHD

10、L描述方式是和實(shí)驗(yàn)二中一樣的結(jié)構(gòu)化描述還是行為級(jí)描述？這兩種方式描述的編譯出來(lái)的仿真結(jié)果是否相同？實(shí)驗(yàn)四 異步清零和同步時(shí)鐘使能的4位加法計(jì)數(shù)器一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和實(shí)際硬件電路測(cè)試方法；進(jìn)一步練習(xí)用VHDL語(yǔ)言設(shè)計(jì)數(shù)字邏輯電路。二、實(shí)驗(yàn)原理下面給出的是本試驗(yàn)中所要設(shè)計(jì)的計(jì)數(shù)器的結(jié)構(gòu)框圖，由4位帶異步清零的加法計(jì)數(shù)器和一個(gè)4位鎖存器組成。其中，rst是異步清零信號(hào)，高電平有效；clk是計(jì)數(shù)時(shí)鐘；ENA為計(jì)數(shù)器輸出使能控制。當(dāng)ENA為1時(shí)，加法計(jì)數(shù)器的計(jì)數(shù)值通過(guò)鎖存器輸出；當(dāng)ENA為0時(shí)鎖存器輸出為高阻態(tài)。三、實(shí)驗(yàn)內(nèi)容1） 用VHDL語(yǔ)言完成上述計(jì)數(shù)器的行為級(jí)設(shè)計(jì)?？梢圆捎梅謱用?/p>

11、述的方式，分別設(shè)計(jì)計(jì)數(shù)器和輸出鎖存器模塊，然后將兩個(gè)模塊組合成一個(gè)頂層模塊。注意輸出鎖存器輸出高阻時(shí)的描述的方式。2） 用Quartus對(duì)上述設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出其所有信號(hào)的仿真波形和時(shí)序分析數(shù)據(jù)。3） 通過(guò)Quartus集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。四、思考題如果需要設(shè)計(jì)帶并行預(yù)置初始值的計(jì)數(shù)器，用VHDL應(yīng)如何描述？實(shí)驗(yàn)五 七段數(shù)碼顯示譯碼器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器的設(shè)計(jì)和利用VHDL語(yǔ)言進(jìn)行層次化電路設(shè)計(jì)的方法。二、實(shí)驗(yàn)原理：七段數(shù)碼管由8個(gè)（a,b,c,d,e,f,g,dp）按照一定位置排列的發(fā)光二極管構(gòu)成，通常采取共陰極或者共陽(yáng)極的設(shè)計(jì)，將

12、8個(gè)二極管的同一極接在一起，通過(guò)分別控制另外的8個(gè)電極的電平，使二極管導(dǎo)通（發(fā)光）或截止（不發(fā)光）。七段數(shù)碼顯示譯碼器的功能就是根據(jù)需要顯示的字符，輸出能夠控制七段數(shù)碼管顯示出該字符的編碼。三、實(shí)驗(yàn)內(nèi)容1） 用VHDL設(shè)計(jì)7段數(shù)碼管顯示譯碼電路，并在Quartus平臺(tái)下對(duì)設(shè)計(jì)的譯碼器進(jìn)行時(shí)序仿真，給出仿真的波形。2） 數(shù)碼管顯示電路設(shè)計(jì)利用以上設(shè)計(jì)的譯碼器模塊，設(shè)計(jì)一個(gè)可以在8個(gè)數(shù)碼管上同時(shí)顯示字符的電路?？焖佥喠鼽c(diǎn)亮8個(gè)數(shù)碼管，這樣就可以實(shí)現(xiàn)同時(shí)顯示8個(gè)字符的效果（盡管實(shí)際上同一時(shí)間只有一個(gè)數(shù)碼管被點(diǎn)亮）。要實(shí)現(xiàn)以上功能，就必須按照一定時(shí)鐘節(jié)拍，輪流使譯碼器輸出所需要字符的編碼；同時(shí)控制數(shù)碼

13、管的公共電極電平，輪流點(diǎn)亮數(shù)碼管（可以使用上個(gè)實(shí)驗(yàn)設(shè)計(jì)的計(jì)數(shù)器，加實(shí)驗(yàn)板上的74ls138來(lái)實(shí)現(xiàn)，其中74ls138的譯碼輸入端與FPGA的io相連，8個(gè)譯碼輸出端分別與8個(gè)數(shù)碼管的公共電極相連）。3） 用Quartus對(duì)2）中的設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出其所有信號(hào)的仿真波形和時(shí)序分析數(shù)據(jù)。4） 通過(guò)Quartus集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。四、思考題嘗試將74ls138的功能也用VHDL來(lái)實(shí)現(xiàn)，將所有邏輯功能都集成到FPGA里面，請(qǐng)寫(xiě)出其VHDL描述（將源代碼與實(shí)驗(yàn)代碼一起作為附錄）。實(shí)驗(yàn)六 數(shù)控分頻器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)和測(cè)試方法，熟練掌握利用VH

14、DL語(yǔ)言進(jìn)行數(shù)字邏輯電路設(shè)計(jì)的方法。二、實(shí)驗(yàn)原理：數(shù)控分頻器的功能為在不同輸入信號(hào)時(shí)，對(duì)時(shí)鐘信號(hào)進(jìn)行不同的分頻，在輸出端輸出不同頻率的信號(hào)。該電路可以用具有并行預(yù)置功能的加法計(jì)數(shù)器實(shí)現(xiàn)，方法是對(duì)應(yīng)不同的輸入信號(hào)，預(yù)置數(shù)（初始計(jì)數(shù)值）設(shè)定不同的值，然后用計(jì)數(shù)器的溢出信號(hào)作為輸出信號(hào)或輸出信號(hào)的控制值。電路輸出波形圖：三、實(shí)驗(yàn)內(nèi)容 ：1） 根據(jù)試驗(yàn)原理編制實(shí)現(xiàn)數(shù)控分頻器的VHDL程序。提示：可以將計(jì)數(shù)器溢出信號(hào)輸出給一個(gè)翻轉(zhuǎn)觸發(fā)器，溢出信號(hào)的邊沿作為觸發(fā)器的觸發(fā)信號(hào)，觸發(fā)器的輸出就是分頻器的輸出（注意計(jì)數(shù)器初始計(jì)數(shù)值與輸出頻率之間的關(guān)系）。2）用Quartus對(duì)設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出仿真波

15、形和時(shí)序分析數(shù)據(jù)。3）通過(guò)Quartus集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。四、思考題：如果需要進(jìn)行奇數(shù)分頻（如3分頻），能否夠保持輸出波形的占空比為50？如果不能，如何使占空比盡量接近50；如果可以，應(yīng)如何做？實(shí)驗(yàn)七 4位十進(jìn)制頻率計(jì)的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模涸O(shè)計(jì)一個(gè)4位十進(jìn)制頻率計(jì)，學(xué)習(xí)用VHDL語(yǔ)言進(jìn)行較為復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)。二、實(shí)驗(yàn)原理：根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1秒的脈沖計(jì)數(shù)允許信號(hào)，1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值（即所測(cè)信號(hào)頻率）鎖入鎖存器，并為下一次測(cè)頻作準(zhǔn)備，即將計(jì)數(shù)器清零。三、實(shí)驗(yàn)內(nèi)容：1) 根據(jù)頻率計(jì)的工作原理，將電路劃分成控制器、計(jì)數(shù)器

16、、鎖存器和LED顯示幾個(gè)模塊，頂層文件與模塊電路均用VHDL硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。控制器產(chǎn)生1秒脈寬的計(jì)數(shù)允許信號(hào)、鎖存信號(hào)和計(jì)數(shù)器清零信號(hào)計(jì)數(shù)器對(duì)輸入信號(hào)的脈沖數(shù)進(jìn)行累計(jì)鎖存器鎖存測(cè)得的頻率值LED顯示將頻率值顯示在數(shù)碼管上頂層文件框圖如下：用元件例化語(yǔ)句寫(xiě)出頻率計(jì)的頂層文件。2） 分別用VHDL語(yǔ)言設(shè)計(jì)各個(gè)模塊本實(shí)驗(yàn)中不少模塊在之前的實(shí)驗(yàn)中已經(jīng)有所涉及，只需要對(duì)以前的設(shè)計(jì)做部分修改即可用于這次實(shí)驗(yàn)。提示：十進(jìn)制計(jì)數(shù)器輸出的應(yīng)是4位十進(jìn)制數(shù)的BCD碼，因此一共的輸出是4×4bit3） 用Quartus對(duì)設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出仿真波形和時(shí)序分析數(shù)據(jù)（不包括數(shù)碼管顯示部分）。3

17、）通過(guò)Quartus集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。四、思考題：本實(shí)驗(yàn)中的控制器部分可以用以前實(shí)驗(yàn)中的哪個(gè)電路來(lái)實(shí)現(xiàn)，其輸出的rst和ena信號(hào)是否可以合并為一個(gè)信號(hào)？實(shí)驗(yàn)八 交通燈邏輯控制電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模涸O(shè)計(jì)一個(gè)交通燈邏輯控制電路，學(xué)習(xí)用VHDL語(yǔ)言進(jìn)行較為復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)，體會(huì)原理圖設(shè)計(jì)與VHDL描述、Bottom-up與Top-down設(shè)計(jì)方法之間的異同。復(fù)習(xí)原理圖的設(shè)計(jì)方法和流程。二、實(shí)驗(yàn)原理：南北方向綠燈亮，東西方向紅燈亮(5t)南北方向黃燈亮，東西方向紅燈亮(1t)南北方向紅燈亮，東西方向綠燈亮(5t)南北方向紅燈亮，東西方向黃燈亮(1t)1) 滿(mǎn)足下圖順序工

18、作流程。圖中設(shè)南北方向的紅、黃、綠燈分別為NSR、NSY、NSG，東西方向的紅、黃、綠燈分別為EWR、EWY、EWG。它們的工作方式有些必須是并行進(jìn)行的，即南北方向綠燈亮，東西方向紅燈亮；南北方向黃燈亮，東西方向紅燈亮；南北方向紅燈亮，東西方向綠燈亮；南北方向紅燈亮，東西方向黃紅燈亮。2) 應(yīng)滿(mǎn)足兩個(gè)方向的工作時(shí)序：即東西方向亮紅燈時(shí)間應(yīng)等于南北方向亮黃、綠燈時(shí)間之和，南北方向亮紅燈時(shí)間應(yīng)等于東西方向亮黃、綠燈時(shí)間之和。時(shí)序流程如下圖所示。1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 6NSGNSYNSREWREWGEWYt5t6tt假設(shè)每個(gè)單位時(shí)間為3秒，則南北、

19、東西方向綠、黃、紅燈亮?xí)r間分別15秒、3秒、18秒，一次循環(huán)為36秒。其中紅燈亮的時(shí)間為綠燈、黃燈亮的時(shí)間之和。3) 十字路口要有數(shù)字顯示，作為時(shí)間提示，以便人們更直觀地把握時(shí)間。具體為：當(dāng)某方向紅燈亮?xí)r，置顯示器為某值，然后以每秒減1計(jì)數(shù)方式方式工作，直至減到數(shù)為“0”，十字路口紅、綠燈交換，一次工作循環(huán)結(jié)束，進(jìn)入下一步某方向地工作循環(huán)。例如：當(dāng)南北方向從黃燈轉(zhuǎn)換成紅燈時(shí)，置南北方向數(shù)字顯示為24，并使數(shù)顯計(jì)數(shù)器開(kāi)始減“1”計(jì)數(shù)，當(dāng)減到“0”，時(shí)，此時(shí)紅燈滅，而南北方向的綠燈亮；同時(shí)，東西方向的紅燈亮，并置東西方向的數(shù)顯為24。三、實(shí)驗(yàn)內(nèi)容1）用VHDL描述的方法完成設(shè)計(jì)，用Quartus對(duì)設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出仿真波形和時(shí)序分析數(shù)據(jù)。2）在Quartus中將你在數(shù)字電路課程設(shè)計(jì)中設(shè)計(jì)好的原理圖作為設(shè)計(jì)輸入，進(jìn)行編譯、綜合、仿真，給出仿真波形和時(shí)序分析數(shù)據(jù)。3）通過(guò)Quartus集成環(huán)境，將以上兩個(gè)設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。4）記錄在Quartus下觀察到由VHDL經(jīng)過(guò)綜合得到的RTL電路，與自己做數(shù)字電路課程設(shè)計(jì)時(shí)的電路原理圖對(duì)比，看看有哪些異同。四、思考題在你本次實(shí)驗(yàn)的設(shè)計(jì)中