基于FPGA的IIR數(shù)字濾波器的實現(xiàn)

1、2010年7月第7期電子測試ELECTRONIC TESTJul.2010No.7基于FPGA的IIR數(shù)字濾波器的實現(xiàn)張 華1 ,孫運強2 ,姚愛琴1（1 中北大學(xué) 信息與通信工程學(xué)院 山西 太原 030051；2 中北大學(xué) 儀器科學(xué)與動態(tài)測試教育部重點實驗室 山西 太原 030051）摘要：數(shù)字信號處理在科學(xué)和工程技術(shù)許多領(lǐng)域中得到廣泛的應(yīng)用，與FIR數(shù)字濾波器相比，IIR數(shù)字濾波器可以用較低的階數(shù)獲得較高的選擇性，本文采用一種基于FPGA的IIR數(shù)字濾波器的設(shè)計方案,首先分析了IIR數(shù)字濾波器的原理及設(shè)計方法，然后通過MAX+PLUS的設(shè)計平臺，采用自頂向下的模塊化設(shè)計思想將整個IIR數(shù)字

2、濾波器分為：時序控制、延時、補碼乘加和累加4個功能模塊。分別對各模塊采用VHDL進行描述后，進行了仿真和綜合。仿真結(jié)果表明，本課題所設(shè)計的IIR數(shù)字濾波器運算速度較快,系數(shù)改變靈活，有較好的參考價值。關(guān)鍵詞：電子設(shè)計自動化; IIR數(shù)字濾波器; 現(xiàn)場可編程門陣列; 硬件描述語言中圖分類號：TN98 文獻標識碼: BDesign for IIR digital filter based on FPGAZhang Hua1 ,Sun Yunqiang2 ,Yao Aiqin1（1 School of Information and Communication Engineering，2 Key L

3、aboratory of InstrumentationScience & Dynamic Measurement-Ministry of Education, North University of China, Taiyuan 030051, China)Abstract: Digital signal processing is widely used in lots of fields, such as in science and project technique. Compared with FIR digital filter, IIR digital filter c

4、an get high selectivity with low factorial. A kind of IIR digital filter design method was introduced in the paper, which is based on FPGA. By used the design plant of MAX+PLUS, we adopt blocking method named “Top-down ” and divide the entire IIR digital filter into four blocks, which are Clock cont

5、rol, Time delay, Multiply-addition and Progression. After described with VHDL, we do emulate and synthesis to each block. The result shows that, the introduced IIR digital filter runs fast, and the coefficient changes agility. It has high worth for consulting.Keywords: Electronic Design Automation;

6、IIR Digital Filter; Field Programmable Gate Array; very High Speed Integrated Circuit Hardware Description Language (VHDL)0 引言隨著EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴大和深入，EDA技術(shù)在電子信息、通信、自動控制及計算機應(yīng)用等領(lǐng)域的重要性日益突出。這些技術(shù)的使用使得現(xiàn)代電子產(chǎn)品的體積減小、性能增強、集成化程度提高，與此同時其可編程能力也得以提高。在使用EDA進行電子設(shè)計時，設(shè)計人員可按照“自頂向下”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，采用硬件描述語言（DHL）完成系

7、統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件。VHDL語言是EDA設(shè)計中常用的一種IEEE標準語言，其具有覆蓋面廣、描述能力強、可式中 、為濾波系數(shù)，當直接由(1)得出表示輸入輸出關(guān)系的常系數(shù)線性差分方程為：(2) 均為零時， 不均為零時，該濾波器為FIR數(shù)字濾波器，當則為IIR數(shù)字濾波器。與FIR數(shù)字濾波器相比，IIR數(shù)字濾波器可以用較低的階數(shù)獲得高的選擇性，所用的存儲單元少，成本低、信號延遲小，并且IIR讀性好、支持大規(guī)模設(shè)計及邏輯單元利用等優(yōu)點，數(shù)字濾波器可以借助于模擬濾波器的設(shè)計成果，設(shè)因此受到越來越多的電子工程師的青睞1。計工作量相對較小，為此，本文就IIR數(shù)字濾波器本文設(shè)

8、計采用EDA技術(shù)中的模塊化設(shè)計思想，進行相關(guān)討論。就IIR數(shù)字濾波器中的一些關(guān)鍵電路進行設(shè)計,主要內(nèi)容包括：時序控制模塊、延時模塊、補碼乘加模塊、累加模塊和IIR數(shù)字濾波器的頂層設(shè)計。分別對各模塊采用VHDL進行描述后，進行了仿真和綜合，取得了較好的設(shè)計效果。實驗結(jié)果表明，本課題所設(shè)計的IIR數(shù)字濾波器具有運算速度快,系數(shù)改變靈活方便等特點。IIR數(shù)字濾波器有直接型、級聯(lián)型和并聯(lián)型3種基本結(jié)構(gòu)2。由IIR數(shù)字濾波器的 階差分方程(2)式可知，設(shè) M= N=2，則網(wǎng)絡(luò)結(jié)構(gòu)如圖1所示。1 IIR數(shù)字濾波器及其硬件實現(xiàn)方法1.1 IIR數(shù)字濾波器的原理數(shù)字濾波器是完成信號濾波處理功能的，用有限精度算

9、法實現(xiàn)的離散時間線性非時變系統(tǒng)。輸入一組數(shù)字量，通過運算輸出的是另一組數(shù)字量。數(shù)字濾波器具有穩(wěn)定性好、精度高、靈活性大等突出優(yōu)點。一個數(shù)字濾波器的系統(tǒng)函數(shù)可以表示為：圖1 直接型結(jié)構(gòu)IIR數(shù)字濾波器的設(shè)計方法通常有模擬轉(zhuǎn)換法、零極點累試法和優(yōu)化設(shè)計法。1.2 IIR數(shù)字濾波器的硬件實現(xiàn)方案濾波器的實現(xiàn)主要包括兩大類：DSPTMS320系列芯片的實現(xiàn)和ISP器件的實現(xiàn)（主要包括FPGA和CPLD）。其中利用DSPTMS320系列芯片實現(xiàn)濾波時速度較慢，而利用ISP器件實現(xiàn)時，其2所示。運算速度比DSP器件要快好多倍。FPGA的實現(xiàn)包括其自帶的核的實現(xiàn)方法和自編程實現(xiàn)方法。核的實現(xiàn)方法雖然好用并且

10、結(jié)構(gòu)縝密，但一般情況下使用的權(quán)限都會受到注冊購買的限制，因此基于FPGA的自編程實現(xiàn)方法成了濾波器實現(xiàn)的首選。以下簡要介紹IIR數(shù)字濾波器的設(shè)計方案和基于FPGA的實現(xiàn)方法。基于ROM查表法的改進型設(shè)計。此方法結(jié)合了直接相乘累加式和ROM查表法的優(yōu)點，使得設(shè)計靈活，設(shè)計周期短，節(jié)省資源。二階IIR的一般表示形式為：圖2 改進型實現(xiàn)框圖圖2中的作為FPGA接口上的A/D器件的轉(zhuǎn)換數(shù)據(jù)輸入寄存器，各寄存器內(nèi)的數(shù)據(jù)與各自的系數(shù)的最高位相乘后，送入累加器相加，并(3)且其和向左移一位，以實現(xiàn)乘2運算。下一個時這里 和是輸入序列，是輸出序列， 鐘，寄存器內(nèi)數(shù)據(jù)與其系數(shù)的次高位相乘，再送 為 位2的<

11、;1,對于可入累加器與其數(shù)據(jù)相加，再左移一位。接下的6個時鐘進行類似的操作。第8個時鐘后，累加器將其數(shù)據(jù)輸出，即(4)將，并對累加器清零，同時寄存器，將 寄存器，同理，。接著再進行下一次運算。是系數(shù)。設(shè)輸入序列以表示為：寄存器數(shù)據(jù)送入 寄存器數(shù)據(jù)送入式中： 表示 的第 位，上標為0的是符號位，因此可以定義一個5bit為變量的函數(shù) 為：(5)由此可以得到：2 IIR數(shù)字濾波器的設(shè)計與仿真結(jié)果分析本文在實現(xiàn)上述方案的基礎(chǔ)上，將IIR濾波器(6)令，可以推出：(7)從式(7)中可以看出，可以用一個五路8位*1位乘法器在8個時鐘周期內(nèi)實現(xiàn)上述算式。其加法可以直接調(diào)用軟件的庫實現(xiàn)。本方案實現(xiàn)結(jié)構(gòu)如圖的硬

12、件系統(tǒng)分為4個模塊：時序控制、延時、補碼乘加和累加模塊。在各模塊編譯通過后將各模塊進行了綜合，針對不同的輸入信號和不同的輸入系數(shù)對IIR數(shù)字濾波器進行了仿真，并將仿真值和計算值進行了比較，如表1所示。由表1可見，仿真值結(jié)果正確，只是與真值之間存在一定的誤差，仿真值越大時誤差越大，這是由于有限精度算法所引起的誤差，經(jīng)累加器累加后使得誤差變得越來越大，要解決這一問題可以通過增加二進制位數(shù)來提高系統(tǒng)的運算精度。表1 濾波后輸出的數(shù)據(jù)輸入數(shù)據(jù)計算值仿真值輸入數(shù)據(jù)計算值仿真值輸入數(shù)據(jù)計算值仿真值000000Xn=0,1,2,3,4,5;a0=a1=a2=b0=b1=11411244714122754Xn

13、=0,1,0,1,0,1;a0=a1=a2=b0=b1=1125815124712Xn=0,1,0,1,0,1;a0=2,a1=a2=b0=b1=123814222361118809724193428參考文獻1 丁玉美，高西全數(shù)字信號處理M西安：西安電子科技大學(xué)出版社, 20042 丁玉美，高西全數(shù)字信號處理M西安：西安電子科技大學(xué)出版社, 20043 王衛(wèi)兵高階IIR數(shù)字濾波器的FPGA描述J電子元器件，2005（16）：3-44 金鳳蓮. VHDL語言在EDA仿真中的應(yīng)用J. 現(xiàn)代電子技術(shù), 2005,28(6): 115-116,122.3 結(jié)論本課題采用一種基于FPGA的IIR數(shù)字濾波

14、器的設(shè)計方案,首先分析了IIR數(shù)字濾波器的原理及設(shè)計方法，然后通過MAX+PLUS的設(shè)計平臺，采用模塊化、層次化的設(shè)計思想將整個IIR數(shù)字濾波器分為4個功能模塊：時序控制模塊、延時模塊、補碼乘加模塊、累加模塊。分別對各模塊采用語言VHDL進行描述后，進行了仿真和綜合。仿真結(jié)果表明，本課題所設(shè)計的IIR數(shù)字濾波器運算速度較快。但由于有限精度算法問題致使仿真結(jié)果存在一定的誤差，針對這一問題可以通過增加二進制位數(shù)來提高系統(tǒng)的運算精度。在完善本課題所實現(xiàn)的IIR數(shù)字濾波器的性能這一方面，濾波器的性能有待提高。5 肖林榮. MAXPLUS在數(shù)字電路實驗教學(xué)中的應(yīng)用J. 2005,17(3):13-15.6 倪向東基于FPGA的