FPGA工程師面試筆試試題

1、FPGA 工程師面試試題 001、同步電路和異步電路的區(qū)別是什么?（仕蘭微電了）2、什么是同步邏輯和異步邏輯?（漢王筆試）整個設(shè)計(jì)中只有一個全局時鐘成為同步邏輯。多時鐘系統(tǒng)邏輯設(shè)計(jì)成為異步邏輯。 同步邏輯是時鐘之間有固定的因果關(guān)系 . 異步邏輯是各時鐘之間沒有固定的因果關(guān)系 .3、什么是”線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?（漢王筆試）線與邏輯是兩個輸出信號相連可以實(shí)現(xiàn)與的功能 . 在硬件上，要用 oc 門來實(shí)現(xiàn)，山于不用 oc 門 可能使灌電流過大，而燒壞邏輯門 . 同時在輸出端口應(yīng)加一個上拉電阻 .4、什么是Setup和Holdup時間？（漢王筆試）5人setup和holdu

2、p時間，區(qū)別.（南山之橋）6、解釋 setup time 和 hold time 的定義和在時鐘信號延遲時的變化 . （未知）7A解釋setup和hold time violation畫圖說明，并說明解決辦法.（威盛VIA2003.11.06 上海筆試試題）Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求 . 建立時間是指觸發(fā)器的 時鐘 信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間 . 輸入信號應(yīng)提前時鐘上升沿（如上升沿有 效） T 時 間到達(dá)芯片，這個 T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時

3、鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器. 保持時間是指觸發(fā) 器的時鐘信號上升沿到來以后 , 數(shù)據(jù)穩(wěn)定不變的時間 . 如果 hold time 不夠，數(shù)據(jù)同樣不能被打 入觸發(fā)器 . 建立時間（Setup Time）和保持時間（Hold time）.建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要 保 持不變的時間 . 保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間. 如果不滿足建立和保持時間的話，那么 DFF 將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability 的情況 . 如果數(shù) 據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量 .8、說說對數(shù)

4、字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除. （仕蘭微電子）9、什么是競爭與冒險現(xiàn)象 ？怎樣判斷 ？如何消除 ？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭. 產(chǎn)生毛刺叫冒險 . 如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象. 解決方法 : 一是 添加布爾式的消去項(xiàng)，二是在芯片外部加電容 .10、你知道那些常用邏輯電平 ？TTL 與 COMS 電平可以直接互連嗎 ？（漢工筆試）RS232負(fù)邏輯-15-3 1； +3-+15 0 ； 20kbps;雙向，全雙工RS485/422 差分傳輸 +2+6 1； -2-6 0；雙向，

5、半雙工 / 單向，半雙工； 10M常用邏輯電平 :12V,5V,3.3V;TTL 和 CMOS 不可以直接互連，山于 ITL 是在 0.3-3.6V 之間，而 CMOS則是有在12V的有在5V的,CMOS輸岀接到TTL是可以直接互連.TTL接到CMOS需要 在輸出端口加一上拉電阻接到 5V 或者 12V.TTL.cmos, 不能有連LVDS:LVDS （ Low Voltage Differential Signal） 即低電壓差分信號， LVDS 接口又稱 RS644 總線接口，是 20 世紀(jì) 90 年代才岀現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。ECL ：（ EmitterCoupled Logic

6、）即射極耦合邏輯，是帶有射隨輸岀結(jié)構(gòu)的典型輸入輸岀接口電路CML:CML 電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好的，減 少 了外圍器件，適合于更高頻段工作。11、如何解決亞穩(wěn)態(tài) . （飛利浦 -大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài) . 當(dāng)一個觸發(fā)器進(jìn)入亞 穩(wěn)態(tài) 時，既無法預(yù)測該單元的輸出電平 , 也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上. 在這個穩(wěn)定期間 , 觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可 以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去 .12、IC 設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別. （南山之橋）1

7、3、MOORE 與 MEELEY 狀態(tài)機(jī)的特征 .（南山之橋）14、多時域設(shè)計(jì)中，如何處理信號跨時域.（南山之橋）15A給了 reg的setup,hold時間，求中間組合邏輯的delay范圍.（飛利浦-大唐筆試）Delay < period - setup 一 hold16、時鐘周期為T,觸發(fā)器D1的建立時間最大為 Tlmax,最小為Timin,組合邏輯電路最大延遲為T2max,最小為T2min.問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件.（華 為）17、 給岀某個一般時序電路的圖，有Tset叩,Tdelay,Tck->q,還有clock的delay,寫岀決 定最大時 鐘

8、的因素，同時給出表達(dá)式 . （威盛 VIA2003.11.06 上海筆試試題）18、 說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點(diǎn).（威盛 VIA2003.11.06 上海筆試試題）19、一個四級的 Mux, 其中第二級信號為關(guān)鍵信號如何改善 timing.f 威盛 VIA 2003.11.06 上海筆試試題）20、給岀一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給岀輸入，使得輸岀依賴于關(guān)鍵路徑 .（未知）21、 邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異）, 觸發(fā)器有幾種（區(qū)別，優(yōu) 點(diǎn)），全加器等等 . （未知）22、 卡諾圖寫岀邏輯表達(dá)使. （威盛 VIA 2003.11.06 上

9、海筆試試題）23、化簡 F （A,B,C,D ）=m（l,3,4,5,10,l 1,12,13,14,15 ）的和 .（威盛） 24 > please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin ) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve？ (威盛筆試題 ci

10、rcuit design-beijing-03.11.09 )25、 To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、為什么一個標(biāo)準(zhǔn)的倒相器中P管的寬長比要比 N管的寬長比大？（仕蘭微電子）27、用mos管搭岀一個二輸入與非門.（揚(yáng)智電子筆試）28、please draw the transistor level schematic of a emos 2 input AND ga

11、te andexplain which input has faster response for output rising edge. (less delaytime）.（威盛筆試題 29、畫岀 NOT,NAND,NOR 的符號，真值表，還有 試）30、畫岀 CMOS 的圖，畫岀 tow-to-one mux gate.31>用一個二選一mux和一個inv實(shí)現(xiàn)異或.)transistor level 的電路 .(Infineon 筆（威盛 VIA 2003.11.06 上海筆試試題） 飛利浦 -大唐筆試）32、 畫岀Y=A*B+C 的emos電路圖.（科廣試題）33、 用邏輯們和em

12、os電路實(shí)現(xiàn)ab+cd.（飛利浦-大唐筆試）34、畫出 CMOS 電路的晶體管級電路圖，實(shí)現(xiàn) Y=A*B+C （D+E ）. （仕蘭微電了）35 利用 4 選 1 實(shí)現(xiàn) F（ x,y,z ） =xz+yz'. （未知）36A給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡）.37、給出一個簡單的由多個 NOT,NAND,NOR 組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形 . （ Infineon 筆試）38、為了實(shí)現(xiàn)邏輯（ AXOR B ） OR （C AND D ） ,請選用以下邏輯中的一種，并說明為什么？ 1） INV 2 ） AND 3

13、） 0R 4 ） NAND 5 ） NOR 6 ） XOR答案 : NAND （未知）39、用與非門等設(shè)計(jì)全加法器 .（華為）40、給出兩個門電路讓你分析異同 . （華為）41、 用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時，輸岀 B波形為（仕蘭微電子）42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù) ，輸岀是F （也就是如果 A,B,C,D,E中1的個數(shù)比0多，那么F輸岀為1,否則F為0）,用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制.（未知）43、用波形表示 D 觸發(fā)器的功能 . （揚(yáng)智電子筆試）44、用傳輸門和倒向器搭一個邊沿觸發(fā)器 . （揚(yáng)智電子筆試）45、用邏輯們畫岀 D 觸發(fā)器 . （威盛 VIA2003.11.

14、06 上海筆試試題）46、畫岀 DFF 的結(jié)構(gòu)圖，用 verilog 實(shí)現(xiàn)之 .（威盛）47、畫岀一種 CMOS 的 D 鎖存器的電路圖和版圖 . （未知）48、D 觸發(fā)器和 D 鎖存器的區(qū)別 . （新太硬件面試）49 簡述 latch 和 filp-flop 的異同 .（未知）50、LATCH 和 DFF 的概念和區(qū)別 . （未知）51、 latch與register的區(qū)別，為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的. （南山之橋）52、用 D 觸發(fā)器做個二分顰的電路 . 又問什么是狀態(tài)圖 . （華為）53、請畫岀用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路 ？（漢王筆試）54、怎

15、樣用 D 觸發(fā)器、與或非門組成二分頻電路 ?（東信筆試）55、How many flip-flop circuits are needed to divide by 16？（ Intel ） 16 分頻？56A 用 filp-flop 和 logic-gate 設(shè) A 一個 1 位加法器，輸入 carryin 和 cunent-stage, 輸岀 carryout 和 next-stage.（未矢1）57、用 D 觸發(fā)器做個 4 進(jìn)制的計(jì)數(shù) . （華為）58、實(shí)現(xiàn) N 位 Johnson Counter,N=5. （南山之橋）59、 用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器 ,1

16、5進(jìn)制的呢 ？（仕蘭 微電 子）60、數(shù)字電路設(shè)計(jì)當(dāng)然必問 Verilog/VHDL, 如設(shè)計(jì)計(jì)數(shù)器 .（未知）61、BLOCKING NONBLOCKING 賦值的區(qū)別 . （南山之橋）62、寫異步 D 觸發(fā)器的 verilog module. （揚(yáng)智電子筆試）module dff8 （ clk , reset, d, q ） ;inputelk;inputreset;input 7:0 d;output 7:0 q;reg 7:0 q;always （ posedge elk or posedge reset）iffreset )q<= 0;elseq<= d;endmodul

17、e63、用 D 觸發(fā)器實(shí)現(xiàn) 2 倍分頻的 Verilog 描述？（漢王筆試） module divide2 （ elk , clk_o, reset ） ;input elk, reset;output clk_o;wire in;reg out;always （ posedge elk or posedge reset） if （ reset）out <= 0;else out <= in;assign in =? out; assign clk_o = out;endmodule件有哪64、 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問：a）你所知道的可編程邏輯器 些？ b）

18、試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯.（漢王筆試） PAL,PLD,CPLD,FPGA.module dff8 （ clk , reset, d, q ） ;inputelk;inputreset;input d; output q;reg q ；always （ posedge elk or posedge reset）if （ reset）q<= 0;else q<= d;endmodule65、 請用 HDL 描述四位的全加法器、5 分頻電路 .（仕蘭微電子）66、 用 VERILOG 或 VHDL 寫一段代碼，實(shí)現(xiàn) 10 進(jìn)制計(jì)數(shù)器 .（未知）67、

19、用 VERILOG 或 VHDL 寫一段代碼 , 實(shí)現(xiàn)消除一個 glitch. （未知）68、一個狀態(tài)機(jī)的題目用 verilog 實(shí)現(xiàn)（不過這個狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解的） .（威盛 VIA 2003.11.06 上海筆試試題）69、描述一個交通信號燈的設(shè)計(jì) . （仕蘭微電子）70、 畫狀態(tài)機(jī)，接受 125分錢的賣報機(jī)，每份報紙5分錢.（揚(yáng)智電子筆試）71、 設(shè)計(jì)一個自動售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)（1）畫岀fsm （有限狀態(tài)機(jī)）；（2 ）用verilog編程，語法要符合 fpga設(shè)計(jì)的要求 . （未知）72、設(shè)計(jì)一個自動飲料售賣機(jī)，飲料10 分錢 ,

20、 硬幣有 5 分和 10 分兩種，并考慮找零 :（ 1） 畫出fsm （有限狀態(tài)機(jī)） ; （2）用 verilog 編程，語法要符合 fpga 設(shè)計(jì)的要求 ; （3）設(shè)計(jì) 工程中可使用的工具及設(shè)計(jì)大致過程. （未知）73、畫出可以檢測 10010 串的狀態(tài)圖，并 verilog 實(shí)現(xiàn)之 .（威盛）74、用 FSM 實(shí)現(xiàn) 101101 的序列檢測模塊 .（南山之橋）a 為輸入端 , b 為輸出端，如果 a 連續(xù)輸入為 1101 則 b 輸出為 1, 否則為 0. 例如 a: b: 請畫出 state machine; 請用 RTL 描述其 state machine. （未知）飛利浦 - 大唐

21、筆試）飛利浦 - 大唐筆試）75A用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）76、用 verilog/vhdl 寫一個 fifo 控制器（包括空，滿，半滿信號）77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能: y=lnx, 其中 , x. 電源電壓為 35v 假 設(shè)公仕蘭微 電子）為 4 位二進(jìn)制整數(shù)輸入信號 .y 為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù) 司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程78、sram,falsh memory, 及 dram 的區(qū)別 ?（新太硬件面試）79、給出單管 DRAM 的原理圖（西電版數(shù)字

22、電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205 頁圖 9-14b） ,問你有什么辦法提高 refresh time, 總共有 5 個問題，記不起來了 .（降低溫 度，增大電容存儲容量）（ Infineon 筆試）80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題 circuit design-beijing-03.11.09 ）81、名 詞: sram,ssram,

23、sdram名詞 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description Language SDR: Single Data Rate壓控振蕩器的英文縮寫（ VCO ） . 動態(tài)隨機(jī)存儲器的英文縮寫（ DRAM ） .名詞解釋 , 無聊的外文縮寫罷了，比如PCI、ECC、DDR> interrupt> pipeline,IRQ,BIOS,USB.VHDL,VLSI VCO 傅立葉變

24、換）或者是中文的，比如, FIR HR DFT （離散壓控振蕩器） RAM （動態(tài)隨機(jī)存儲器）:a.量化誤差 b.直方圖 c.白平FPGA 工程師面試試題 011 什么是 Setup 和 Holdup 時間？2 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?4 什么是”線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？5 什么是同步邏輯和異步邏輯?6 請畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器 / 緩沖器）。7 你知道那些常用邏輯電平?TTL 與 COMS 電平可以直接互連嗎?8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，

25、請問：你所知道的可編程邏輯器件有哪些?9 試用 VHDL 或 VERILOG 、ABLE 描述 8 位 D 觸發(fā)器邏輯。10設(shè)想你將設(shè)計(jì)完成一個電子電路方案。請簡述用 EDA 軟件（如 PROTEL ）進(jìn)行設(shè)計(jì)（包 括 原理圖和 PCB 圖）到調(diào)試出樣機(jī)的整個過程。在各環(huán)節(jié)應(yīng)注意哪些問題?11 用邏輯門和 emos 電路實(shí)現(xiàn) ab+cd12 用一個二選一 mux 和一個 inv 實(shí)現(xiàn)異或13 給了 reg 的 setup.hold 時間，求中間組合邏輯的 delay 范圍。14 如何解決亞穩(wěn)態(tài)15 用 verilog/vhdl 寫一個 fifo 控制器16 用 verilog/vdd 1 檢測

26、 stream 中的特定字符串17 用 mos 管搭出一個二輸入與非門。18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。19 名詞 IRQ,BIOS,USB,VHDL,SDR20 unix 命令 cp -r, rm,uname21用波形表示 D觸發(fā)器的功能 22寫異步D觸發(fā)器的verilog module23 What is PC Chipset?24 用傳輸門和反向器搭一個邊沿觸發(fā)器25畫狀態(tài)機(jī)，接受 1, 2, 5 分錢的賣報機(jī)，每份報紙 5分錢答案1 什么是 Setup 和 Holdup 時間？建立時間(Setup Time)和保持時間(Hold time),建立時間是指在時鐘邊沿前，數(shù)據(jù)信

27、號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。見圖1。如果不滿足建立和保持時間的話，那么 DFF 將不能正確地采樣到數(shù)據(jù) , 將會出現(xiàn) metastability 的 情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。圖 1 建立時間和保持時間示意圖2 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？ 在組合邏輯中，山于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達(dá)該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。 如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。 解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加

28、電容。3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？Verilog 描述：module divide2( elk , clk_o, reset);input elk, reset;output clk_o;wire in;reg out;always ( posedge elk or posedge reset)if (reset)out <= 0;elseout <= in;assign in = -out;assign clk_o = out;endmodule圖形描述：4 什么是”線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？oc 門來實(shí)現(xiàn)，由于不 用線與邏輯是兩個輸出信號相連可以

29、實(shí)現(xiàn)與的功能。在硬件上，要用 oc 門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應(yīng)加一個上拉電阻。5 什么是同步邏輯和異步邏輯？同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。6 請畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖 ( 數(shù)據(jù)接口、控制接口、 所存 器/ 緩沖器 ) 。7 你知道那些常用邏輯電平？ TTL 與 COMS 電平可以直接互連嗎？12, 5, 3.3TTL 和 CMOS 不可以直接互連，山于 TTL 是在 0.3-3.6V 之間，而 CMOS 則是有在 12V 的 有在 5V 的。 CMOS 輸出接到 TTL 是可以直接互連。 TT

30、L 接到 CMOS 需要在輸出端口加一 上拉電阻 接到 5V 或者 12V 。8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問：你所知道的可編程邏輯器件有哪 些？PAL, PLD, CPLD, FPGAo9 試用 VHDL 或 VERILOG> ABLE 描述 8 位 D 觸發(fā)器邏輯。module dff8(clk , reset, d, q);inputelk;inputreset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge elk or posedge reset)if(reset)q<=。；elseq<= d;

31、endmodule10設(shè)想你將設(shè)計(jì)完成一個電子電路方案。請簡述用EDA軟件(如PROTEL)進(jìn)行設(shè)計(jì)(包 括原理圖和PCB圖)到調(diào)試岀樣機(jī)的整個過程。在各環(huán)節(jié)應(yīng)注意哪些問題？電源的穩(wěn)定上，電容的選取上，以及布局的大小。11 用邏輯門和 emos 電路實(shí)現(xiàn) ab+cd12 用一個二選一 mux 和一個 inv 實(shí)現(xiàn)異或13 給了 reg 的 setup,hold 時間，求中間組合邏輯的 delay 范圍。Delay < period - setup - hold14 如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達(dá)到一個可確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸岀電

32、平，也無法預(yù)測何時輸岀才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸岀一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸岀電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。15 用 verilog/vhdl 寫一個 fifo 控制器 包括空，滿，半滿信號。16 用 verilog/vddl 檢測 stream 中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫。17 用 mos 管搭出一個二輸入與非門。18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。19 名詞 IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemU

33、SB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate20 unix 命令 cp -r, rm,uname21 用波形表示 D 觸發(fā)器的功能22 寫異步 D 觸發(fā)器的 verilog modulemodule dff8(clk , reset, d, q);inputelk;inputreset;input d;output q;reg q ；always (posedge elk or posedge reset)if(reset)q<= 0;elseq<= d;e

34、ndmodule23 What is PC Chipset?芯片組 ( Chipset) 是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北 橋芯片 和南橋芯片。北橋芯片提供對 CPU 的類型和主頻、內(nèi)存的類型和最大容量、 ISA/PCI/AGP 插 槽、 ECC 糾錯等支持。南橋芯片則提供對 KBC (鍵盤控制器 ) 、RTC (實(shí)時 時鐘控制器 )、USB ( 通用串行總線 ) 、Ultra DMA/33(66)EIDE 數(shù)據(jù)傳輸方式和 ACPI (高級 能源管理 ) 等的支持。其 中北橋芯片起著主導(dǎo)性的作用，也稱為主橋( HostBridge) 。除了最通用的南北橋結(jié)構(gòu)外，目

35、前芯片組正向更高級的加速集線架構(gòu)發(fā)展， Intel 的 8xx 系 列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如 IDE 接口、音效、 MODEM 和 USB 直接接 入主芯片，能夠提供比 PCI 總線寬一倍的帶寬，達(dá)到了 266MB/so24 用傳輸門和反向器搭一個邊沿觸發(fā)器25 畫狀態(tài)機(jī)，接受 1, 2, 5 分錢的賣報機(jī)，每份報紙 5 分錢FPGA 工程師面試試題 02這段時間去面試了幾家公司，發(fā)現(xiàn)比較大的公司相對于重視基礎(chǔ)問題。這里邊又有幾個問題特別的突出。他們是：同步時鐘設(shè)計(jì)、亞穩(wěn)態(tài)、異步 FIFO ?？梢哉f，這些個問題要是弄清楚了，就至少滿足了技術(shù)方面 1/3 的要求，另外的 2

36、/3 是什么，我就說不清楚了。又有人發(fā)了競爭冒險毛刺的問題，不過，對于采用同步設(shè)計(jì)方法的系統(tǒng)，這些問題一般不會遇到。下 面就談 談我對這些問題的看法，要是你覺得看這些東西覺得類似一堆狗屎，那么恭喜你，你面試成功的機(jī)會增加了 1/3 ；要是你你覺得阿，什么樣的牛人拉了一堆牛屎，那么不好意思, 還是再去補(bǔ)補(bǔ)課把。這里推薦一本數(shù)字設(shè)計(jì)一原理和實(shí)踐（ John F.Wakerly ）的書，仔細(xì) 看一遍吧。同步時鐘設(shè)計(jì)簡單說就是一個系統(tǒng)中（或系統(tǒng)中的一部分）都采用同一個時鐘觸發(fā)。系統(tǒng)中的（ D ）觸發(fā)器全部都連接到一個時鐘，而且只控制觸發(fā)器的同步端（輸入，同步置位，同步復(fù)位）。這樣的系統(tǒng)是相對于異步系統(tǒng)

37、而言的，異步系統(tǒng)并不是不同的觸發(fā)器時鐘端連接到不同的時鐘信號的系統(tǒng)（一般的這樣叫做跨時鐘系統(tǒng)，是相對幾個較小的同步系統(tǒng)的組合） , 而是 更本沒有了時鐘的概念，依靠和觸發(fā)器構(gòu)造一樣的反饋電路組成。相對于異步系統(tǒng)，同步系統(tǒng)更好設(shè)計(jì)（異步設(shè)計(jì)則象一個魔術(shù)，類似于匯編和高級語言的關(guān)系），更容易進(jìn)行時序分析（為什么要用 D 觸發(fā)器而不用 D 鎖存器）在這里組合邏輯的競爭冒險毛刺問題都不存在了。應(yīng)該說，同步系統(tǒng)最大的問題在于時鐘的偏斜（skew） o 同步時鐘系統(tǒng)也存在一些涉及的技巧，這些技巧一般圍繞著降低關(guān)鍵路徑的延時和時間和空間的平衡。這些都是平衡的藝術(shù)（了解了基本的部件之后，剩下的工作就是一個字”

38、平衡，這里邊的方法就太具體，而且本人也知道得不多，不敢亂說了。不過，只要你用過一種方法，就可以體會到其中的精 神了。就會很快地進(jìn)入邏輯值范圍（穩(wěn)態(tài)）。數(shù)學(xué)分析，從亞穩(wěn)態(tài)進(jìn) 是一個指數(shù)的規(guī)律（為什么是指數(shù)的規(guī)律？你要是想不明白， 那么，亞穩(wěn)態(tài)的危害到底是什么呢？消耗功率；），其實(shí)不是 ，亞穩(wěn)態(tài)的問題在于其電平并不處于有效邏輯電平范圍內(nèi)，問 路就 字顯示 這稱之為 或者噪音離開 入穩(wěn)態(tài)，正如放 說明你還沒有搞 （雖然亞穩(wěn)態(tài)消 而且在變化。這就 為 T, 有的作為 '0'，有 減?。﹣喎€(wěn)態(tài)的危險 么辦法就是等一一等足 多長呢？有的廠商有一個數(shù) 就是所謂的異步數(shù)據(jù)要用兩個 覺得云里霧里

39、，不知所云，那們 你，面試通過了的幾率增加了。關(guān) , 你就順著他的意思，畢竟沒有人想亞穩(wěn)態(tài)這是跨時鐘設(shè)計(jì)中最基礎(chǔ)的一個問題（宏觀的問題是FIFO ） ,按照我的觀察，上論壇問題多的一般不明白這個，請一定要注意了。什么是亞穩(wěn)態(tài)？數(shù)字電路中的簡單雙穩(wěn)態(tài)電 是兩個反相器首尾相連組成（加一些控制邏輯變成了鎖存器，觸發(fā)器），然而并不像名 的，這種電路其實(shí)還有第三種半穩(wěn)定態(tài)一就是當(dāng)兩個反相器都處于中間值得情況一 亞穩(wěn)態(tài)。我們知道反相器在非邏輯值范圍的反饋系數(shù)是相當(dāng)大的，一旦因?yàn)楦蓴_ 了這個中心點(diǎn)， 射元素的衰變， 明白亞穩(wěn)態(tài)）。 耗很大的功率） 導(dǎo)致與其相連其他數(shù)字部件將其作出不同的判斷（注意，不同），有

40、的作 的也進(jìn)入了亞穩(wěn)態(tài)，數(shù)字部件就會邏輯混亂。那么究竟如何避免（或者 呢？注意到亞穩(wěn)態(tài)的觸發(fā)器繼續(xù)停留在亞穩(wěn)態(tài)的幾率按照指數(shù)減少，那 夠長的時間，直到這個幾率變得小的實(shí)際上不會發(fā)生。到底需要有 據(jù)，有的沒有，按照普通的做法，至少等一個時鐘周期這也 觸發(fā)器打一下。這一段有點(diǎn)糊涂，不容易說明白，你看了要是 你只有找一本書學(xué)習(xí)了；要是覺得作者表達(dá)不清，那么恭喜 于這個問題有很多糊涂的認(rèn)識，要是你的主考官和你爭論 找一個管教不了的手下。異步 FIFO 異步 FIFO 是跨時鐘域設(shè)計(jì)方法的集中體現(xiàn)，體現(xiàn)了很多的方法。不過，其中最 重要 的有兩點(diǎn)，一個就是亞穩(wěn)態(tài)，一個就是和亞穩(wěn)態(tài)類似但不相同的一多個控制

41、/ 狀態(tài)信 號的跨時 鐘傳遞。具體地說，就是當(dāng)你把一組信號傳遞到另外一個時鐘域的話，這一組信號 可能因?yàn)檠?遲不同，這樣到達(dá)新時鐘域之后，得到的數(shù)據(jù)相差一個老時鐘域的時鐘周期。興 好，對于FIFO,需要傳遞的是一個計(jì)數(shù)器，這個計(jì)數(shù)器可以編碼成格雷碼（gray code）,這樣的編碼每次只變化一個位，正好解決了上面的問題（要是沒有畫過圖，最好畫一個圖看一下）。真不清楚這是怎么發(fā)明的！注意，這里其實(shí)還對格雷碼的相對延遲和相關(guān)的時鐘周期 是異步 FIFO 中最關(guān)鍵的一點(diǎn)，至于指針如何控制，稍微考慮一下都很容 事，這些東西不是用嘴能說清楚的，最好畫一個示意圖，不要因?yàn)闆]有 你沒有清楚。有一個要求。這就

42、 易清楚。需要注意的 說清楚，讓主考官覺得當(dāng)然，除此之外還有很多很多的東西。比如組合邏輯的設(shè)計(jì)技巧，俺就沒有研究。比如高速 布 線信號完整性問題，俺也不敢多說。至于整個系統(tǒng)的設(shè)計(jì)思想，更不敢妄語。不過如果只要你有一個問題了解到了相當(dāng)?shù)纳疃龋嘈拍愫苋菀赘闱宄渌麊栴}。FPGA 工程師面試試題 034個FPGA工程師面試題目(經(jīng)歷)FPGA 與 CPLD 內(nèi)部結(jié)構(gòu)區(qū)別？CPLD以 altraMAX7000 這種 PLD 為例，可分為二塊結(jié)構(gòu)：宏單元( Marocell ) ,可編程連線 ( PIA )和 I/O 控制塊。宏單元是 PLD 的基本結(jié)構(gòu)，由它來實(shí)現(xiàn)基本的邏輯功能?？删幊踢B線負(fù)責(zé)信號傳

43、遞，連接所有的宏單元。 I/O 控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以 設(shè)定 集電極開路輸出，擺率控制，三態(tài)輸出等。這種基于乘積項(xiàng)(實(shí)際就是與或陣列)的 PLD 基本都是山 EEPROM 和 Flash 工藝制 造 的，一上電就可以工作，無需其他芯片配合。布線方式是全局的，所以延時可預(yù)測。CPLD 適合做邏輯設(shè)計(jì)。FPGAFPGA 基于 LUT, LUT 本質(zhì)上就是一個 RAM, 每一個 LUT 可以看成一個有 4 位地 址線的 16x1 的 RAMo 這也是為什么 FPGA 需要外接一個 rom 來上電配置。以 xilinx 的 Spartan-II 為例，主要包括 CLBs, I/O 塊 , RAM 塊和可編程連線。在 spartan-II 中，一個 CLB包括2個Slices，每個slices包括兩個LUT,兩個觸發(fā)器和相關(guān)邏輯。 Slices可以看 成是 Spartanll 實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)。FPGA 的制造工藝確定了 FPGA 芯片中包含的 LUT 和觸發(fā)器的數(shù)量非常多，往往都 是 幾千上萬， PLD 一般只能做到 512 個邏輯單元，而且如果用芯片價格除以邏輯單元數(shù)量 , FPGA 的平均邏輯單元成本大大低于PLD。所以如果設(shè)計(jì)中