基于FPGA的AD轉(zhuǎn)換采樣控制模塊的設(shè)計

1、    基于FPGA的A/D轉(zhuǎn)換采樣控制模塊的設(shè)計摘要：本文采用FPGA器件EP1C6T144C8芯片代替單片機(jī)控制A/D轉(zhuǎn)換芯片ADC0809進(jìn)行采樣控制，整個設(shè)計用VHDL語言描述，在Quartus平臺下進(jìn)行軟件編程實(shí)現(xiàn)正確的A/D轉(zhuǎn)換的工作時序控制過程，并將采樣數(shù)據(jù)從二進(jìn)制轉(zhuǎn)化成BCD碼。本設(shè)計可用于高速應(yīng)用領(lǐng)域和實(shí)時監(jiān)控方面。關(guān)鍵詞：FPGA；A/D轉(zhuǎn)換；VHDL；采樣控制；BCD碼在以往的A/D器件采樣控制設(shè)計中，多數(shù)是以單片機(jī)或CPU為控制核心，雖然編程簡單，控制靈活，但缺點(diǎn)是控制周期長，速度摘要：本文采用FPGA器件EP1C6T144C8芯

2、片代替單片機(jī)控制A/D轉(zhuǎn)換芯片ADC0809進(jìn)行采樣控制，整個設(shè)計用VHDL語言描述，在Quartus平臺下進(jìn)行軟件編程實(shí)現(xiàn)正確的A/D轉(zhuǎn)換的工作時序控制過程，并將采樣數(shù)據(jù)從二進(jìn)制轉(zhuǎn)化成BCD碼。本設(shè)計可用于高速應(yīng)用領(lǐng)域和實(shí)時監(jiān)控方面。關(guān)鍵詞：FPGA；A/D轉(zhuǎn)換；VHDL；采樣控制；BCD碼在以往的A/D器件采樣控制設(shè)計中，多數(shù)是以單片機(jī)或CPU為控制核心，雖然編程簡單，控制靈活，但缺點(diǎn)是控制周期長，速度慢。單片機(jī)的速度極大的限制了A/D高速性能的利用，而FPGA的時鐘頻率可高達(dá)100MHz以上。本設(shè)計以高集成度的芯片為核心，進(jìn)行時序控制、碼制變換。具有開發(fā)周期短，靈活性強(qiáng)，通用能力好，易于

3、開發(fā)、擴(kuò)展等優(yōu)點(diǎn)。既降低了設(shè)計難度，又加快了產(chǎn)品的開發(fā)周期。1 系統(tǒng)設(shè)計原理本設(shè)計采用FPGA芯片EP1C6T144C8來對ADC0809進(jìn)行采樣控制，并對數(shù)據(jù)進(jìn)行處理，可將數(shù)據(jù)用LED顯示出來。如圖1所示，芯片EP1C6T144C8在對ADC0809控制時產(chǎn)生START轉(zhuǎn)換啟動信號，ALE地址鎖存允許信號（高電平有效），在工作過程中，F(xiàn)PGA不斷讀入轉(zhuǎn)換結(jié)束信號EOC判斷AD0809轉(zhuǎn)換是否結(jié)束。當(dāng)EOC發(fā)出一個正脈沖時，表示A/D轉(zhuǎn)換結(jié)束，此時開啟輸出允許OE，打開ADC0809的三態(tài)緩沖鎖存器將轉(zhuǎn)換好的8位二進(jìn)制數(shù)輸入FPGA芯片中。通過查找表的方法將8位二進(jìn)制數(shù)轉(zhuǎn)換成12位BCD碼。&

4、#160;                                                 &

5、#160;           圖1   控制原理圖2  FPGA模塊設(shè)計與仿真    本設(shè)計采用Quartus軟件平臺下的VHDL硬件描述語言進(jìn)行軟件編程。主要分為兩個部分：ADC0809的工作狀態(tài)模塊和二進(jìn)制到BCD碼轉(zhuǎn)換模塊。2.1    ADC0809工作狀態(tài)模塊采用雙進(jìn)程有限狀態(tài)機(jī)的方法來實(shí)現(xiàn)。設(shè)計st0st7八個工作狀態(tài)。st0：初始化。st1：產(chǎn)生ALE的上升沿將模擬通道IN1的地址鎖存。st

6、2：產(chǎn)生START信號上升沿，啟動A/D轉(zhuǎn)換。st3：START信號延時一個脈沖。st4：A/D轉(zhuǎn)換中，等待。st5：轉(zhuǎn)換結(jié)束，開啟輸出允許信號OE。st6：OE延時一個脈沖，并開啟數(shù)據(jù)鎖存信號LOCK。st7：延時一個時鐘，輸出數(shù)據(jù)。狀態(tài)轉(zhuǎn)換方式見下面程序段。case current_state is    when st0=> ale&lt;='0'start<='0'oe<='0'lock<='0' next_state<=st1;  &

7、#160;                -初始態(tài)ST0向下一狀態(tài)ST1轉(zhuǎn)換,0809采樣控制信號初始化；    when st1=> ale<='1'start<='0'oe<='0'lock<='0' next_state<=st2;       

8、;            -由ALE的上升沿將通道地址'001'鎖入0809的地址寄存器；    when st2=> ale<='1'start<='1'oe<='0'lock<='0' next_state<=st3;  -啟動采樣信號；    when st3=> ale<='

9、0'start<='1'oe<='0'lock<='0'      if(eoc='0')  then  next_state<=st4; -轉(zhuǎn)換即將結(jié)束,轉(zhuǎn)換至下一狀態(tài)；        else next_state<=st3;   -轉(zhuǎn)換未結(jié)束,繼續(xù)在狀態(tài)ST3中等待；      e

10、nd if;    when st4=> ale<='0'start<='0'oe<='0'lock<='0'      if(eoc='1')  then  next_state<=st5; -EOC由0恢復(fù)1,轉(zhuǎn)換結(jié)束；        else next_state<=st4; -轉(zhuǎn)換未結(jié)束,等待；&#

11、160;     end if;    when st5=> ale<='0'start<='0'oe<='1'lock<='0' next_state<=st6;  -開啟輸出允許OE；    when st6=> ale<='0'start<='0'oe<='1'lock<='1' next_state<=st7;  -開啟數(shù)據(jù)鎖存LOCK；    when st7=> ale<='0'start<='0'oe<='0'lock<='1' next_state<=st0;    when others=>next_state<=st0;  -其它狀態(tài)返回ST0；  end case;2.2  二進(jìn)制到BCD碼轉(zhuǎn)