自動(dòng)打鈴系統(tǒng)的eda設(shè)計(jì)和仿真

1、普通本科畢業(yè)設(shè)計(jì)題 目： 自動(dòng)打鈴系統(tǒng)的EDA設(shè)計(jì)和仿真學(xué) 院 軟件與通信工程 學(xué)生姓名 學(xué) 號(hào) 專 業(yè) 電子信息工程 屆 別 09級(jí) 指導(dǎo)教師 職 稱 二一三年 五 月普通本科生畢業(yè)論文（設(shè)計(jì)）誠信承諾書畢業(yè)論文（設(shè)計(jì)）題 目自動(dòng)打鈴系統(tǒng)的EDA設(shè)計(jì)和仿真 學(xué)生姓名 專業(yè)電子信息工程學(xué) 號(hào) 指導(dǎo)老師 職 稱 所在學(xué)院 誠信承諾本人慎重承諾和聲明：我承諾在畢業(yè)論文（設(shè)計(jì)）活動(dòng)中遵守學(xué)校有關(guān)規(guī)定，恪守學(xué)術(shù)規(guī)范，在本人的畢業(yè)論文中未剽竊、抄襲他人的學(xué)術(shù)觀點(diǎn)、思想和成果，未篡改研究數(shù)據(jù)，如有違規(guī)行為發(fā)生，我愿承擔(dān)一切責(zé)任，接受學(xué)校的處理。學(xué)生（簽名）： 2013 年 5 月 20 日摘 要自動(dòng)打鈴系

2、統(tǒng)可以為學(xué)校上下課時(shí)間的準(zhǔn)確控制提供方便，并且也可以在辦公室、工廠等一些場(chǎng)合起到提醒人們時(shí)間的作用，因此打鈴器的設(shè)計(jì)有一定的實(shí)際意義。本次設(shè)計(jì)模擬學(xué)校的打鈴系統(tǒng)，是在Quartus II軟件平臺(tái)上使用硬件描述語言（HDL）語言進(jìn)行設(shè)計(jì)和仿真，系統(tǒng)包括了24小時(shí)的計(jì)時(shí)功能、時(shí)分秒數(shù)字顯示功能、時(shí)間設(shè)置功能和基本打鈴等功能。系統(tǒng)由時(shí)鐘模塊、定時(shí)模塊、選擇模塊、鬧鈴模塊、打鈴模塊、顯示模塊組成，由按鍵進(jìn)行時(shí)鐘的校準(zhǔn)、復(fù)位、啟用等。本文在介紹電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)的基礎(chǔ)上，著重闡述了如何使用EDA技術(shù)進(jìn)行系統(tǒng)的開發(fā)，以及如何實(shí)現(xiàn)學(xué)校打鈴系統(tǒng)。通過仿真驗(yàn)證，打鈴器具有正常計(jì)時(shí)、定時(shí)報(bào)警、報(bào)警時(shí)長(zhǎng)設(shè)

3、定等功能，可為日常作息提供準(zhǔn)確、便捷的提醒。系統(tǒng)運(yùn)行穩(wěn)定，設(shè)計(jì)方法可行?！娟P(guān)鍵詞】 打鈴系統(tǒng) 硬件描述語言 電子自動(dòng)化AbstractThe system of automatically bell provides great convenience for student to control the accurate bell-time in school, and also plays an important role in the work and life in offices, factories,and many other occasions. So it is of gr

4、eat practical significance for us. This design is based on the Software platforms of Quartus using hardware description language (HDL) to carry on the design and simulation. The system includes calculating displaying and setting the right time in hour, minute and second and so on. This system is mad

5、e of five modules,including the clock module, time decoding module, alarm clock, control module, ringing the bell module,display module, etc. You can press the keys to start or stop the clock and correct or clean the time. Based on describing devices of EDA,this article focuses on the development me

6、thod and the way to implement a school bell system.Through simulation and practical test, this system has the function of normal timing, alarming, alarming-time setting, which can provide convenient and accurate remind of daily routine.It is proved that the operation of this system is stable, and th

7、e design method is possible.【Key words】Alarm Clock System；Hardware Description Language；Electronic Design Automation目 錄1 緒論11.1 研究背景與意義11.2 本文的主要研究?jī)?nèi)容和任務(wù)21.2.1 EDA的發(fā)展歷程21.2.1 EDA技術(shù)的優(yōu)點(diǎn)21.3 器件及工具介紹31.3.1 Quartus設(shè)計(jì)步驟31.3.2 VHDL語言特點(diǎn)32.1 時(shí)鐘模塊62.1.1 六十進(jìn)制計(jì)數(shù)器模塊72.1.2 二十四進(jìn)制計(jì)數(shù)器模塊82.2 定時(shí)模塊82.3 選擇模塊92.4 鬧鐘模塊112.

8、5 打鈴模塊122.5.1 打鈴時(shí)間設(shè)置122.5.2 打鈴時(shí)長(zhǎng)設(shè)置142.7 電源模塊142.8 本章小結(jié)153 設(shè)計(jì)結(jié)果與仿真分析163.1 時(shí)鐘模塊仿真分析163.1.1 六十進(jìn)制計(jì)數(shù)器仿真分析163.1.2 二十四進(jìn)制計(jì)數(shù)器仿真分析163.1.3 時(shí)鐘計(jì)時(shí)器器仿真分析173.2 定時(shí)模塊的仿真分析173.3 選擇模塊仿真分析183.4 鬧鐘模塊仿真分析183.5 打鈴模塊仿真分析193.5.1 打鈴時(shí)間仿真分析193.5.2 打鈴時(shí)長(zhǎng)仿真分析193.6 本章小結(jié)20致謝22參考文獻(xiàn)23附錄241 緒論1.1 研究背景與意義二十一世紀(jì)的今天，電子技術(shù)的發(fā)展已經(jīng)到非常成熟的階段，并且我們也

9、體會(huì)到了電子技術(shù)是一個(gè)永不衰敗的行業(yè)，因?yàn)殡娮蛹夹g(shù)的廣泛應(yīng)用和不斷的發(fā)展，現(xiàn)在已經(jīng)遍及到了各個(gè)行業(yè)及不同領(lǐng)域。如今，時(shí)間對(duì)人們的重要性不言而喻，在這快節(jié)奏的社會(huì)生活中，人們經(jīng)常忘記時(shí)間，碰巧遇到重要的事情的時(shí)候，這將給我們帶來很大的損失。因此我們需要一個(gè)時(shí)間定時(shí)系統(tǒng)可以提醒那些忙碌的人。伴隨科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)時(shí)鐘的要求也越來越高，傳統(tǒng)的功能單一的時(shí)鐘已不能滿足人們的需求。多功能數(shù)字鐘在性能和在樣式上都發(fā)生了質(zhì)的變化，學(xué)校打鈴器就是以時(shí)鐘為基礎(chǔ)的，在平時(shí)校園生活中是必不可少的工具。自動(dòng)打鈴器的給人們的生活帶來了很大的方便，并且擴(kuò)展了傳統(tǒng)時(shí)鐘的報(bào)時(shí)功能。諸如定時(shí)啟閉電路、定時(shí)自動(dòng)報(bào)警以

10、及各種定時(shí)電氣的自動(dòng)啟用等，諸如此類的這些，都是以時(shí)鐘的數(shù)字化為基礎(chǔ)的。所以，對(duì)時(shí)鐘的研究以及其擴(kuò)展應(yīng)用，有很現(xiàn)實(shí)的意義。電鈴廣泛應(yīng)用于學(xué)校、機(jī)關(guān)及其他事業(yè)單位，可以實(shí)現(xiàn)作息時(shí)間的固定時(shí)間打鈴，提醒人們學(xué)習(xí)、工作以及休息。教育事業(yè)是社會(huì)生活中必不可缺的一部分，隨著教育體系的完善，定時(shí)提醒學(xué)生上下課的時(shí)間工具也極其重要，不僅是在學(xué)校中，在辦公室、工廠等其他一些需要時(shí)間提醒的場(chǎng)合，打鈴器都有著舉足輕重的位置，尤其是在這個(gè)現(xiàn)代化社會(huì)中，精準(zhǔn)、方便的多功能打鈴器更具有獨(dú)特的研究意義。從最早的人工打鈴器，到現(xiàn)在的自動(dòng)、智能打鈴，打鈴器也經(jīng)歷了一系列的變革，人工打鈴不僅耗費(fèi)時(shí)間和精力，其準(zhǔn)確性也不能得到保

11、證，還容易造成人為的誤時(shí)誤報(bào)。當(dāng)代社會(huì)飛速發(fā)展的重要標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。其中支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。隨著現(xiàn)代技術(shù)發(fā)展，出現(xiàn)了各種各樣的打鈴器，有的帶有音樂播放功能，可編入作息時(shí)間程序，無線音樂打鈴器無需施工布線，降低了安裝成本，還可以根據(jù)使用需要隨時(shí)移動(dòng)音樂電鈴的位置，無線遙控的距離可達(dá)400米，十分簡(jiǎn)潔、便捷。如今電子產(chǎn)品正向功能多元化，體積最小化，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體

12、積縮小，功耗降低，同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期1。EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。1.2 本文的主要研究?jī)?nèi)容和任務(wù) 隨著社會(huì)的進(jìn)步發(fā)展以及科技水平的日益提高，許多高新的技術(shù)都應(yīng)用于電子產(chǎn)品的設(shè)計(jì)中。比如，本設(shè)計(jì)中的自動(dòng)打鈴器就應(yīng)用了EDA術(shù)，不僅能夠非常直觀地顯示時(shí)、分、秒等信息，而且還能準(zhǔn)確的設(shè)定響鈴時(shí)間，為人們的使用帶來了很大的便利。本課題是基于EDA的自動(dòng)打鈴器的設(shè)計(jì)，下面簡(jiǎn)要介紹現(xiàn)場(chǎng)電子設(shè)計(jì)自動(dòng)化（EDA）的發(fā)展歷程及其優(yōu)點(diǎn)。1.2.1 EDA的發(fā)展歷程在電子設(shè)計(jì)自動(dòng)化（EDA）的出現(xiàn)之前，

13、電子設(shè)計(jì)人員必須手工的完成集成電路設(shè)計(jì)、布線等工作，這主要是因?yàn)楫?dāng)時(shí)所謂的集成電路復(fù)雜程度遠(yuǎn)不及現(xiàn)在。后來，工業(yè)界開始使用了幾何學(xué)的方法來制造用于電路光繪的膠帶。到70年代中期，開發(fā)人員開始嘗試將整個(gè)設(shè)計(jì)過程自動(dòng)化，而不是僅僅滿足于自動(dòng)完成掩膜草圖。繼而，第一個(gè)電路布線、布局的工具研發(fā)成功。設(shè)計(jì)自動(dòng)化會(huì)議也在這一時(shí)期被創(chuàng)立，為了促進(jìn)電子設(shè)計(jì)自動(dòng)化發(fā)展。2現(xiàn)在對(duì)EDA的概念和范疇用得很寬。包括在機(jī)械、通信、電子、航空航天、礦產(chǎn)、化工、醫(yī)學(xué)、軍事、生物等各個(gè)領(lǐng)域，都有EDA的應(yīng)用?，F(xiàn)在EDA技術(shù)已經(jīng)在各大公司，企、事業(yè)單位和科研教學(xué)部門中廣泛使用。例如，在飛機(jī)制造的過程中，從設(shè)計(jì)、性能測(cè)試和特性分

14、析到飛行模擬，都可能涉及到EDA技術(shù)。本文所用的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、Quartus設(shè)計(jì)與仿真。31.2.1 EDA技術(shù)的優(yōu)點(diǎn)簡(jiǎn)單來說，EDA技術(shù)就是依靠功能強(qiáng)大電子計(jì)算機(jī)，在EDA的工具軟件平臺(tái)上，對(duì)硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯的編輯、化簡(jiǎn)、分割、綜合、優(yōu)化以及仿真，直到下載到可編程邏輯器件CPLD/FPGA或者專用集成電路ASIC芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。EDA技術(shù)使得電子電路的設(shè)計(jì)者工作僅限于利用硬件描述語言以及EDA軟件平臺(tái)來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)的效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。41.3 器件及工具

15、介紹1.3.1 Quartus設(shè)計(jì)步驟Quartus II 是Altera公司綜合性PLD開發(fā)軟件，支持原理圖、VHDL、Verilog HDL以及AHDL等多種設(shè)計(jì)輸入形式。內(nèi)嵌自有的綜合器和仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。5他的設(shè)計(jì)流程包括設(shè)計(jì)輸入、編譯、仿真和定時(shí)分析、編程及驗(yàn)證。而設(shè)計(jì)輸入又包括原理圖輸入、HDL文本輸入、EDIF網(wǎng)表輸入和波形輸入等幾種方式。編譯時(shí)要根據(jù)設(shè)計(jì)要求來設(shè)定編譯方式以及編譯策略，然后根據(jù)設(shè)定參數(shù)和策略來對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合和器件適配，供分析、仿真以及編程使用。設(shè)計(jì)完成后需進(jìn)行仿真，可以測(cè)試設(shè)計(jì)的邏輯功能以及延時(shí)特性。最后

16、，可以用得到的編程文件來通過編程電纜配置PLD，進(jìn)行在線測(cè)試。在設(shè)計(jì)過程中，如果出現(xiàn)了錯(cuò)誤，則需重新回到設(shè)計(jì)的輸入階段，改正錯(cuò)誤或者調(diào)整電路后進(jìn)行重新測(cè)試。61.3.2 VHDL語言特點(diǎn)硬件描述語言HDL（Hardware Description Language）誕生于1962年。和SDL（Software Description Language）相似，經(jīng)歷了從機(jī)器語言、匯編語言到高級(jí)語言（HDL）的過程7。HDL是用形式化方法去描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。HDL和其原理圖是兩種最常用的數(shù)字硬件電路描述方法，其中HDL 設(shè)計(jì)法具有更好的可移植

17、性、通用性和模塊劃分和重用性等特點(diǎn)，在目前的工程設(shè)計(jì)開發(fā)流程主要是基于HDL的。并且在目前工程設(shè)計(jì)中被廣泛使用。所以，我們?cè)谑褂肊DA設(shè)計(jì)數(shù)字電路時(shí)，其開發(fā)流程是基于HDL的。7VHDL描述的時(shí)數(shù)字電路系統(tǒng)設(shè)計(jì)的行為、功能以及輸入和輸出。它在語法上和現(xiàn)代編程語言C語言相似。應(yīng)用VHDL來進(jìn)行系統(tǒng)設(shè)計(jì)，有功能強(qiáng)大、可移植性、獨(dú)立性、可操作性、靈活性的特點(diǎn)。VHDL語言既然能夠成為標(biāo)準(zhǔn)化的硬件描述語言并且獲得廣泛的應(yīng)用，它自身必然有很多其他硬件描述語言所沒有的優(yōu)點(diǎn)?？偨Y(jié)起來，VHDL語言主要有以下優(yōu)點(diǎn)：（1）VHDL語言的功能強(qiáng)大，設(shè)計(jì)方式多樣VHDL語言具有強(qiáng)大語言結(jié)構(gòu)，采用簡(jiǎn)單明確的VHDL程

18、序就可以描述比較復(fù)雜的硬件電路。而且，VHDL具有多層次電路設(shè)計(jì)描述的功能。它能同時(shí)支持異步電路、同步電路以及隨機(jī)電路的設(shè)計(jì)來實(shí)現(xiàn)的，這也是其他硬件描述語言不能比擬的。VHDL語言的設(shè)計(jì)方法也靈活多樣，既能夠支持自底向上的設(shè)計(jì)方式，也支持自頂向下的設(shè)計(jì)方法； 既支持層次化設(shè)計(jì)方法，也支持模塊化設(shè)計(jì)方法。（2）VHDL語言有強(qiáng)大硬件描述能力VHDL語言有多層次電路設(shè)計(jì)描述的功能，既可以描述門級(jí)的電路，也可以描述系統(tǒng)級(jí)的電路；描述方式既可以采用寄存器傳輸描述、結(jié)構(gòu)描述或者行為描述，也可以采用三者混合描述方式。同時(shí)，VHDL語言也支持傳輸延遲和慣性延遲，這樣能夠準(zhǔn)確地建立硬件電路模型。VHDL語言強(qiáng)

19、大描述能力還體現(xiàn)在其具有豐富的數(shù)據(jù)類型。VHDL語言既支持用戶定義數(shù)據(jù)類型，也支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，這樣可以給硬件描述帶來很大的自由度。（3） VHDL語言具有很強(qiáng)移植能力VHDL語言有很強(qiáng)移植能力主要體現(xiàn)在：對(duì)于同一個(gè)硬件電路的VHDL語言描述，它可以從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上、從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者去執(zhí)行。（4） VHDL 語言的設(shè)計(jì)描述與器件無關(guān)采用VHDL語言描述硬件電路時(shí)，設(shè)計(jì)人員可以先不考慮要進(jìn)行設(shè)計(jì)的器件。這樣做的好處可以讓設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL

20、 語言可以采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。（5）VHDL語言程序易于共享及復(fù)用VHDL語言采用基于庫的設(shè)計(jì)方法。在整個(gè)設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期。82 打鈴系統(tǒng)設(shè)計(jì)基本原理與設(shè)計(jì)思路本設(shè)計(jì)內(nèi)容為基于EDA的自動(dòng)打鈴系統(tǒng)，

21、控制器的底層模塊采用的是硬件描述語言設(shè)計(jì)，頂層模塊的設(shè)計(jì)方法是采用原理圖方式；自動(dòng)打鈴器具有計(jì)時(shí)功能，可以對(duì)時(shí)、分、秒的正常計(jì)時(shí)及顯示；又具有定時(shí)打鈴的功能，當(dāng)設(shè)定打鈴時(shí)間和學(xué)校上下課時(shí)間點(diǎn)相同時(shí)則打鈴；并且計(jì)時(shí)時(shí)間、定時(shí)時(shí)間、打鈴時(shí)間可以自由設(shè)置及調(diào)整，數(shù)據(jù)信息通過LCD顯示。自動(dòng)打鈴器總體設(shè)計(jì)框圖如圖2-1所示?？刂颇K時(shí)鐘模塊打鈴模塊時(shí)間顯示鬧鐘顯示報(bào)警時(shí)長(zhǎng)顯示顯示模塊鬧鐘模塊圖2-1 自動(dòng)打鈴器總體設(shè)計(jì)框圖時(shí)鐘模塊中秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照24進(jìn)制的規(guī)律計(jì)數(shù)。計(jì)數(shù)滿了后，各計(jì)數(shù)器清零，重新開始計(jì)數(shù)。計(jì)數(shù)器的輸出由LCD顯示器顯示輸

22、出。在控制信號(hào)中除了有一般的校時(shí)信號(hào)外，還有時(shí)鐘清零的信號(hào)。打鈴時(shí)間可以通過VHDL程序中直接更改，報(bào)警的時(shí)長(zhǎng)也可以自定義設(shè)置。2.1 時(shí)鐘模塊24小時(shí)計(jì)時(shí)器的原理圖如圖2-2所示，它是由兩片六十進(jìn)制的計(jì)數(shù)器和以及一片二十四進(jìn)制的計(jì)數(shù)器構(gòu)成的，六十進(jìn)制的計(jì)數(shù)器相當(dāng)于給輸入信號(hào)60分頻，故當(dāng)輸入信號(hào)CLK為1HZ的時(shí)鐘時(shí)，經(jīng)過60分頻后就能產(chǎn)生1分鐘的時(shí)鐘信號(hào)，再經(jīng)過60分頻后，就能產(chǎn)生1小時(shí)的時(shí)鐘信號(hào)，最后進(jìn)行24分頻，得到一天的脈沖送COUT輸出。圖2-2 24小時(shí)計(jì)時(shí)器原理圖完成基于VHDL的24小時(shí)計(jì)時(shí)器設(shè)計(jì)時(shí)，進(jìn)行封裝產(chǎn)生一個(gè)元件符號(hào)，如圖2-3所示，這樣使其模塊化，方便后面的設(shè)計(jì)。C

23、LR為復(fù)位信號(hào)，CLR=1，正常工作，CLR=0時(shí)，電路復(fù)位；CLK為時(shí)鐘信號(hào)，上升沿觸發(fā)。qs03.0、qs12.0，qm03.0、qm12.0，qh03.0、qh11.0分別是秒、分、時(shí)的地位和高位輸出。圖2-3 計(jì)數(shù)器設(shè)計(jì)生成的元件符號(hào)2.1.1 六十進(jìn)制計(jì)數(shù)器模塊如圖2-4所示為秒計(jì)數(shù)模塊符號(hào)圖，輸入端口CLR是60進(jìn)制計(jì)數(shù)模塊的復(fù)位信號(hào)，EN是整個(gè)數(shù)字中的使能信號(hào)，EN1時(shí)，正常計(jì)數(shù)，EN0時(shí)，停止計(jì)數(shù)；CLR為復(fù)位信號(hào)，CLR=1，正常工作，CLR=0時(shí)，電路復(fù)位；CLK為時(shí)鐘信號(hào)，上升沿觸發(fā)；輸出端口QSA3.0是60進(jìn)制計(jì)數(shù)器的低四位，QSB2.0是高三位，由于高位只有五個(gè)狀態(tài)

24、，故只需三位；COUT端口是進(jìn)位輸出端口，當(dāng)計(jì)數(shù)到59時(shí)輸出高電平，其它時(shí)候輸出低電平。圖2-4 60進(jìn)制計(jì)數(shù)器的元件符號(hào)2.1.2 二十四進(jìn)制計(jì)數(shù)器模塊圖2-5為24小時(shí)進(jìn)制計(jì)數(shù)器外部引腳圖，從引腳圖可以看出與60進(jìn)制沒很大的區(qū)別.輸入端口CLR是60進(jìn)制計(jì)數(shù)模塊的復(fù)位信號(hào)，EN是整個(gè)數(shù)字中的使能信號(hào)，EN1時(shí)，正常計(jì)數(shù)，EN0時(shí)，停止計(jì)數(shù)；CLR為復(fù)位信號(hào)，CLR=1，正常工作，反之，復(fù)位；CLK時(shí)鐘信號(hào)，上升沿觸發(fā)；輸出端口QHA3.0是24進(jìn)制計(jì)數(shù)器的低四位，QHB1.0為24進(jìn)制的高位輸出,由于高位只有0、1兩個(gè)狀態(tài)，所以只有兩位。圖2-5 24進(jìn)制計(jì)數(shù)器元件外部引腳功能圖2.2 定

25、時(shí)模塊本設(shè)計(jì)的定時(shí)模塊設(shè)計(jì)框圖如圖2-6所示，該模塊能實(shí)現(xiàn)時(shí)，分的時(shí)間設(shè)置功能，有三個(gè)輸入端，分別為：復(fù)位，調(diào)時(shí)或調(diào)分選擇開關(guān)以及時(shí)間置加鍵。通過這三個(gè)輸入，達(dá)到時(shí)間的預(yù)置以及存儲(chǔ)功能?！啊辨I復(fù)位時(shí)輸出分輸出定時(shí)時(shí)間存儲(chǔ)電路定時(shí)器控制電路調(diào)時(shí)或調(diào)分選擇開關(guān)圖2-6調(diào)時(shí)模塊設(shè)計(jì)框圖圖2-7為其元件符號(hào)，可以看到三個(gè)輸入端，復(fù)位信號(hào)reset，時(shí)間置加up_key，以及調(diào)時(shí)或調(diào)分選擇開關(guān)k1。其中，復(fù)位信號(hào)reset為低電平時(shí)復(fù)位，高電平正常工作；時(shí)間置加鍵up_key為上升沿觸發(fā)；選擇開關(guān)k1位高電平時(shí)為調(diào)時(shí)，低電平為調(diào)分。 圖2-7 調(diào)時(shí)模塊元件符號(hào) 2.3 選擇模塊選擇模塊的作用是k2開關(guān)來

26、控制電路的功能，是進(jìn)行定時(shí)設(shè)置還是正常時(shí)間顯示功能。圖2-8設(shè)置框圖所示，當(dāng)k2為高電平，顯示正常時(shí)間，當(dāng)k2為低電平時(shí)，選擇定時(shí)時(shí)間輸出。QM_ARM6.0QHAI5.0正常計(jì)時(shí)時(shí)間和定時(shí)時(shí)間輸出選擇切換電路 k2Q_HAO3.0Q_HBO1.0Q_MAO3.0Q_MBO2.0Q_SAO3.0Q_SBO2.0QSAI6.0QMAI6.0QH_ARM5.0圖2-8 輸出選擇切換模塊設(shè)計(jì)框圖在本此設(shè)計(jì)中具有時(shí)間顯示功能和時(shí)間設(shè)置功能，故兩者的輸出切換程序必不可少，圖2-9時(shí)輸出選擇切換模塊的元件符號(hào)，K2為切換按鍵輸入，用于切換時(shí)間輸出，當(dāng)k2為高電平時(shí)，選擇正常24小時(shí)計(jì)時(shí)器顯示時(shí)間，當(dāng)k2位

27、低電平時(shí)，選擇定時(shí)時(shí)間輸出，實(shí)現(xiàn)時(shí)間的預(yù)置功能。圖2-9 輸出選擇切換模塊元件符號(hào)具體電路實(shí)現(xiàn)如圖2-10 所示，將時(shí)間計(jì)數(shù)模塊與定時(shí)設(shè)置模塊的輸出都并聯(lián)到選擇模塊中，通過k2開關(guān)進(jìn)行切換，由于定時(shí)模塊只對(duì)時(shí)間的時(shí)、分進(jìn)行設(shè)置，故時(shí)間的秒直接由時(shí)鐘模塊輸出。圖2-10 輸出選擇切換模塊電路圖2.4 鬧鐘模塊如圖2-11所示為鬧鐘模塊設(shè)計(jì)框圖。設(shè)計(jì)思路為：將鬧鐘設(shè)定的時(shí)間和計(jì)時(shí)模塊的時(shí)間分別比較，也就是說時(shí)高位、時(shí)低位，分高位、分低位分別進(jìn)行比較，如果都相等，即時(shí)間時(shí)間相等，則輸出高電平，輸出信號(hào)與一個(gè)周期信號(hào)相與，獲得的信號(hào)接蜂鳴器，可實(shí)現(xiàn)報(bào)警，報(bào)警時(shí)間有周期信號(hào)頻率決定，最長(zhǎng)可達(dá)到一分鐘。正

28、常計(jì)時(shí)時(shí)間和鬧鈴時(shí)間比較器電路 連接正常計(jì)時(shí)“時(shí)”信號(hào)輸出連接正常計(jì)時(shí)“分”信號(hào)輸出連接鬧鈴時(shí)間“時(shí)”信號(hào)輸出連接鬧鈴時(shí)間“分”信號(hào)輸出與門兩時(shí)間相等，輸出高電平周期信號(hào)圖2-11鬧鐘模塊設(shè)計(jì)框圖如圖2-10所示，將時(shí)鐘模塊的輸出時(shí)間QH_A、QH_B,QM_A、QHM_B與鬧鈴輸入的時(shí)間HARM_A、HARM_B,MARM_A、MARM_B分別進(jìn)行比較，當(dāng)都一致時(shí)，輸出SPEAK為高電平，是蜂鳴器響。圖2-10 鬧鐘模塊元件符號(hào) 如圖2-12所示，將時(shí)鐘模塊和定時(shí)模塊的輸出端連上述的鬧鐘模塊上就產(chǎn)生了鬧鐘定時(shí)器，時(shí)鐘輸出的時(shí)間與定時(shí)器設(shè)置的時(shí)間一致時(shí)，鬧鐘模塊輸出端speak將產(chǎn)生高電平，從

29、而達(dá)到報(bào)警效果。圖2-12 鬧鐘模塊電路圖2.5 打鈴模塊2.5.1 打鈴時(shí)間設(shè)置 如圖2-13所示為打鈴模塊設(shè)計(jì)框圖。模塊包括作息的選擇和時(shí)間的比較部分，其設(shè)計(jì)思路為：通過k3進(jìn)行打鈴開關(guān)，將時(shí)鐘的時(shí)高位、時(shí)低位，分高位、分低位分別和表2.1中的打鈴時(shí)間數(shù)據(jù)做比較，如果相等，則Q_Y輸出高電平，否則，輸出低電平。秒輸出R5VQ_YR校時(shí)5K秒脈沖校時(shí)功能切換復(fù)位K3時(shí)輸出基本數(shù)字鐘電路高電平：工作低電平：不工作分輸出時(shí)間比較器Q_HAQ_HBQ_MAQ_MB譯碼及顯示圖2-13 打鈴模塊框架圖如表2-1所示為學(xué)校作息時(shí)間。學(xué)校作息時(shí)間的上課下課時(shí)間共有20個(gè)時(shí)間點(diǎn)，將這些時(shí)間點(diǎn)寫入程序中，當(dāng)

30、時(shí)鐘的時(shí)間與這些時(shí)間相同時(shí)，輸出端Q_Y為高電平，再與一個(gè)周期信號(hào)相與，作為鬧鈴模塊的輸入。表1.1學(xué)校作息時(shí)間作息時(shí)段作息時(shí)間上課下課上午08:0008:4508:559:4010:2011:0511:1512:00下午14:0014:4514:5515:4015:4516:35晚上18:3019:1519:2520:1020:2021:05如圖2-14所示，將定時(shí)模塊輸出端作為鬧鐘的輸入端，當(dāng)?shù)搅祟A(yù)期時(shí)間是，輸出端Q_Y將產(chǎn)生高電平，其時(shí)間為1分鐘，即實(shí)現(xiàn)1分鐘打鈴功能。圖2-14 打鈴模塊原理圖2.5.2 打鈴時(shí)長(zhǎng)設(shè)置如圖2-15所示為報(bào)警時(shí)長(zhǎng)設(shè)定模塊的符號(hào)圖。其中CLK為脈沖信號(hào)，上升

31、沿觸發(fā)；QY為報(bào)警輸入端，q_20s為報(bào)警時(shí)長(zhǎng)輸出，報(bào)警時(shí)間為20秒。本模塊式通過設(shè)置一個(gè)大于60進(jìn)制的計(jì)數(shù)器（如64進(jìn)制），當(dāng)QY1時(shí)，對(duì)秒脈沖進(jìn)行計(jì)數(shù)；QY1時(shí)，并且計(jì)數(shù)的數(shù)值小于或等于20時(shí)，計(jì)數(shù)器輸出q_20s為1；當(dāng)QY1時(shí)，并且計(jì)數(shù)的數(shù)值大于20時(shí)，則計(jì)數(shù)器輸出q_20s為0；從而保證響鈴20秒；當(dāng)QY0時(shí)，則將計(jì)數(shù)器計(jì)數(shù)的值清零，并且停止計(jì)數(shù)；只有當(dāng)下一個(gè)QY1時(shí)，計(jì)數(shù)器才開始計(jì)數(shù)。圖2-15 報(bào)警時(shí)長(zhǎng)設(shè)定模塊符號(hào)圖 2.7 電源模塊本模塊設(shè)計(jì)的目的是給FPGA、LcD、蜂鳴器等器件提供工作電壓，所以該模塊電路的設(shè)計(jì)是極其重要的，要保證其穩(wěn)定性必須很好，否則會(huì)影響到器件的正常工作

32、，既而影響到打鈴器的可靠性和準(zhǔn)確性。在電子電路的設(shè)備中，一般是都采用穩(wěn)定的直流電源來供電的。單相的交流電通過變壓器、整流電路、濾波電路和穩(wěn)壓電路轉(zhuǎn)換成穩(wěn)定的直流電壓。圖2-5 直流穩(wěn)壓電源電路圖如圖2-5所示是直流穩(wěn)壓電源的電路圖。日常220V交流電壓通過電源變壓器變換成交流低壓，再經(jīng)過橋式整流電路D1D4和濾波電容C1的整流和濾波，在固定式三端穩(wěn)壓器LM7805的Vin和GND兩端形成一個(gè)并不十分穩(wěn)定的直流電壓(該電壓常常會(huì)因?yàn)槭须婋妷旱牟▌?dòng)或負(fù)載的變化等原因而發(fā)生變化)。此直流電壓經(jīng)過LM7805的穩(wěn)壓和C3的濾波便在穩(wěn)壓電源的輸出端產(chǎn)生了精度高、穩(wěn)定度好的直流輸出電壓。LM317作為輸出

33、電壓可變的集成三端穩(wěn)壓塊，是一種使用方便、應(yīng)用廣泛的集成穩(wěn)壓塊，改變R2阻值即可調(diào)整穩(wěn)壓電壓值。D1，D2用于保護(hù)LM317，最大輸出電流為2.2A，輸出電壓范圍為1.2537V。三端穩(wěn)壓器是一種標(biāo)準(zhǔn)化、系列化的通用線性穩(wěn)壓電源集成電路，以其體積小、成本低、性能好、工作可靠性高、使用簡(jiǎn)捷方便等特點(diǎn)，成為目前穩(wěn)壓電源中應(yīng)用最為廣泛的一種單片式集成穩(wěn)壓器件14。2.8 本章小結(jié)在本次設(shè)計(jì)，主要實(shí)現(xiàn)以下有功能： 1、基本的數(shù)字鐘計(jì)時(shí)功能、校時(shí)功能；2、定時(shí)鬧鐘功能：可以任意設(shè)定鬧鐘時(shí)間，鬧鈴在一分鐘以內(nèi)。3、校園打鈴功能：正常教學(xué)打鈴，而且通過軟件便于更改打鈴時(shí)間。3 設(shè)計(jì)結(jié)果與仿真分析3.1 時(shí)鐘

34、模塊仿真分析3.1.1 六十進(jìn)制計(jì)數(shù)器仿真分析圖3-1為60進(jìn)制計(jì)數(shù)器的仿真波形圖，從圖上可以看出：每當(dāng)CLK一個(gè)上升沿產(chǎn)生時(shí)，輸出端QSA3.0將加1，而每當(dāng)QSA3.0增加到9時(shí)，到下一個(gè)脈沖，QSB2.0將加1，直至達(dá)到59。所以，容易得出計(jì)數(shù)器的循環(huán)狀態(tài)共有六十個(gè)，從00到59.每當(dāng)狀態(tài)到達(dá)59時(shí)，在下一個(gè)脈沖后，進(jìn)入00狀態(tài)，并進(jìn)位端cout產(chǎn)生一脈沖，使下一級(jí)的計(jì)數(shù)器有一個(gè)上升沿作為脈沖。圖3-1 60進(jìn)制計(jì)數(shù)器波形仿真圖3.1.2 二十四進(jìn)制計(jì)數(shù)器仿真分析二十四進(jìn)制計(jì)數(shù)器的波形仿真如圖3-2所示，從其波形仿真中可以看到，當(dāng)CLR、EN為高電平時(shí)，計(jì)數(shù)器開始正常工作。每當(dāng)CLK一個(gè)

35、上升沿產(chǎn)生時(shí)，輸出端QSA3.0將加1，而每當(dāng)QSA3.0增加到9時(shí)，到下一個(gè)脈沖，QSB2.0將加1，直至計(jì)數(shù)達(dá)到23。計(jì)數(shù)器的循環(huán)狀態(tài)有二十四個(gè)，從00狀態(tài)到23，當(dāng)狀態(tài)到達(dá)23時(shí)，進(jìn)入00狀態(tài)，并進(jìn)位端cout產(chǎn)生一脈沖，使下一級(jí)的計(jì)數(shù)器有一個(gè)上升沿作為脈沖。圖3-2 24進(jìn)制計(jì)數(shù)器波形仿真圖3.1.3 時(shí)鐘計(jì)時(shí)器器仿真分析如圖3-3 所示，是24小時(shí)計(jì)時(shí)器波形仿真圖，從圖上可以看出，當(dāng)clk每產(chǎn)生一個(gè)上升沿時(shí)，秒的個(gè)位qs03.0開始計(jì)數(shù)。qh03.0、qh11.0、qm03.0、qm12.0,qs03.0、qs12.0分別為時(shí)，分，秒的高位和低位輸出端；cout是“天”脈沖輸出端。C

36、lk每經(jīng)過一個(gè)時(shí)間脈沖，計(jì)時(shí)器的秒的個(gè)位就加1，從而實(shí)現(xiàn)秒的60個(gè)狀態(tài)循環(huán)計(jì)數(shù)，而，每次秒位由59到00時(shí)，其cout將產(chǎn)生一個(gè)脈沖為下一級(jí)分提供脈沖，從而實(shí)現(xiàn)分的60個(gè)狀態(tài)循環(huán)。繼而，達(dá)到24小時(shí)計(jì)時(shí)器。圖3-3時(shí)間計(jì)時(shí)器波形仿真圖3.2 定時(shí)模塊的仿真分析 圖3-4為調(diào)定時(shí)模塊波形仿真，可以看出，當(dāng)k1為高電平，up_key每過一個(gè)上升沿，Q_minuea3.0、Q_minueb2.0進(jìn)行分計(jì)數(shù)，計(jì)數(shù)器的循環(huán)狀態(tài)有60個(gè)，從00狀態(tài)到59，當(dāng)狀態(tài)到達(dá)59時(shí)，進(jìn)入00狀態(tài)；當(dāng)k1為低電平，up_key每過一個(gè)上升沿，Q_houra3.0、Q_hourb1.0進(jìn)行時(shí)計(jì)數(shù)，計(jì)數(shù)器的循環(huán)狀態(tài)有24

37、個(gè)，從00狀態(tài)到23，當(dāng)狀態(tài)到達(dá)23時(shí)，進(jìn)入00狀態(tài)。圖3-4 調(diào)時(shí)模塊波形仿真3.3 選擇模塊仿真分析如圖3-5所示為時(shí)間切換模塊波形仿真圖。當(dāng)選擇開關(guān)set為低電平時(shí)，為定時(shí)模式，由圖可以看出，此時(shí)k1為高電平，故此時(shí)電路為時(shí)定時(shí)，沒經(jīng)過一個(gè)始終脈沖，Q_HBO加1。當(dāng)set為高電平時(shí)，電路實(shí)現(xiàn)自動(dòng)時(shí)鐘計(jì)時(shí)功能，每經(jīng)過一個(gè)時(shí)鐘脈沖，計(jì)時(shí)器加1。圖3-5 選擇模塊波形仿真圖3.4 鬧鐘模塊仿真分析從圖3-6鬧鐘模塊波形仿真圖可以看到，在12：44、12：42、12：43以及12：40四處設(shè)有鬧鐘，從圖上可以看出，在時(shí)間達(dá)到12：44、12：43、12：40時(shí)，輸出端speak產(chǎn)生與時(shí)鐘信號(hào)等

38、長(zhǎng)德時(shí)間脈沖信號(hào)。繼而，達(dá)到了鬧鈴的效果，由于每一分鐘有60秒，故鬧鈴時(shí)間為1分鐘。從上面原理圖我們知道，鬧鈴輸出信號(hào)speak與一時(shí)鐘周期信號(hào)相與，可以得到一個(gè)1分鐘以內(nèi)的鬧鈴時(shí)間。圖3-6 鬧鐘模塊波形仿真圖3.5 打鈴模塊仿真分析3.5.1 打鈴時(shí)間仿真分析如圖3-7所示為打鈴模塊的波形仿真圖。從圖上可以看出：當(dāng)K3為高電平時(shí)，選擇打鈴模式，當(dāng)時(shí)鐘時(shí)間由十一點(diǎn)零五分跳變?yōu)槭稽c(diǎn)零六時(shí)，和十一點(diǎn)十五分跳變?yōu)槭稽c(diǎn)十六時(shí)。Q_Y由低電平變?yōu)楦唠娖?，此為學(xué)校作息時(shí)間上午的十一點(diǎn)零五分和十一點(diǎn)十五分。圖3-7 打鈴模塊波形仿真圖3.5.2 打鈴時(shí)長(zhǎng)仿真分析如圖2-16所示為報(bào)警時(shí)長(zhǎng)的模塊波形仿真

39、圖。給CLK一定脈沖時(shí)鐘，當(dāng)輸入QY為高電平時(shí)，也就是說，時(shí)鐘時(shí)間與打鈴設(shè)置的時(shí)間一致時(shí)，可設(shè)置打鈴時(shí)間，本模塊是通過軟件設(shè)置，設(shè)置打鈴時(shí)間為20秒，從波形仿真圖上可以看出，當(dāng)QY為高時(shí)，q_20s只有二十個(gè)脈沖的長(zhǎng)度，也就是20s。圖3-8 報(bào)警時(shí)長(zhǎng)設(shè)定模塊波形仿真圖3.6 本章小結(jié)在本次仿真分析中，我們可以看到，各個(gè)模塊的仿真分析都得到了很理想的仿真結(jié)果，在時(shí)鐘模塊中，圖3-3時(shí)間計(jì)時(shí)器波形仿真圖，能夠很好的進(jìn)行24小時(shí)時(shí)鐘計(jì)時(shí)功能，定時(shí)模塊可以很好地實(shí)現(xiàn)對(duì)時(shí)間的自定義設(shè)置，從而進(jìn)一步保證了時(shí)間的準(zhǔn)確性和可靠性。通過報(bào)警模塊，我們可以很方便的自己設(shè)置一個(gè)時(shí)間點(diǎn)來進(jìn)行鬧鈴報(bào)警，例如可以設(shè)置一

40、個(gè)午休時(shí)間，對(duì)于打鈴模塊來說，由于我們學(xué)校的打鈴時(shí)間每天都是固定的，沒有春夏之分，故而只設(shè)置了一種打鈴模式，由于可變性不大，故在軟件中設(shè)置打鈴時(shí)間，如果有更改的地方也可以通過軟件語言來設(shè)置，并且通過打鈴時(shí)長(zhǎng)，我們也可以很好的更改打鈴時(shí)間的設(shè)置，設(shè)置方位在1-60秒。4 總結(jié)與展望自動(dòng)打鈴系統(tǒng)的設(shè)計(jì)重點(diǎn)和難點(diǎn)在每個(gè)模塊的代碼的編寫，和各個(gè)模塊的整合。雖然每個(gè)模塊能很好的實(shí)現(xiàn)其功能，但對(duì)于整個(gè)設(shè)計(jì)來說，各個(gè)模塊之間的優(yōu)化設(shè)計(jì)和銜接還有一些的缺陷和不足?？傮w來說，通過此次的設(shè)計(jì)實(shí)驗(yàn)是自己更進(jìn)一步地增強(qiáng)了VHDL的語言的應(yīng)用，對(duì)于自動(dòng)打鈴器的工作原理也有了更深層次的理解。在本設(shè)計(jì)的仿真過程中遇到了一些

41、問題，在經(jīng)過努力后得到解決：1、在選擇模塊中，對(duì)于選擇的設(shè)置鍵由定時(shí)狀態(tài)變?yōu)橛?jì)時(shí)狀態(tài)后，要保存定時(shí)設(shè)置的時(shí)間值，從定時(shí)狀態(tài)設(shè)置的時(shí)間開始計(jì)時(shí)。2、在秒時(shí)鐘計(jì)數(shù)和分時(shí)鐘計(jì)數(shù)，由59變?yōu)?0時(shí)，計(jì)數(shù)模塊會(huì)滯后計(jì)數(shù)，考慮的器件的延時(shí)，所以要將程序中的秒、分的進(jìn)位信號(hào)提前1秒、分鐘。3、在對(duì)學(xué)校打鈴的時(shí)間設(shè)置上，一開始時(shí)逐個(gè)進(jìn)行時(shí)間檢查，由于打鈴的時(shí)間點(diǎn)比較多，故比較繁瑣，使用軟件，把需要打鈴的時(shí)間全部列舉出來，很大程度上優(yōu)化了軟件的設(shè)計(jì)，提高其運(yùn)行速率。從仿真的設(shè)計(jì)上可知，自動(dòng)打鈴器滿足設(shè)計(jì)要求，能夠?qū)崿F(xiàn)基本的時(shí)鐘顯示和時(shí)間置數(shù)功能，具有鬧鐘報(bào)警功能，有作息時(shí)間打鈴功能，當(dāng)前時(shí)鐘時(shí)間與學(xué)校的上下課時(shí)

42、間相同時(shí)打鈴，并且計(jì)時(shí)時(shí)間、定時(shí)時(shí)間可設(shè)置和調(diào)整，報(bào)警時(shí)長(zhǎng)可在1至60秒內(nèi)進(jìn)行調(diào)整，其數(shù)據(jù)信息也可以通過LCE顯示，鬧鐘報(bào)警以及作息打鈴可通過蜂鳴器來實(shí)現(xiàn)。本設(shè)計(jì)是采用硬件描述語言和EDA技術(shù)相結(jié)合的自動(dòng)打鈴系統(tǒng)的研究，從中可以看到EDA技術(shù)的發(fā)展在很大程度上實(shí)現(xiàn)了硬件設(shè)計(jì)軟件化，并且其設(shè)計(jì)的過程相對(duì)簡(jiǎn)單，易修改。本設(shè)計(jì)中仍然存在一些不足，主要有：1、在必要時(shí)增加按鍵去抖模塊，提高其硬件的適應(yīng)性；2、打鈴模塊的響鈴固定為1分鐘，可增加一計(jì)數(shù)器來控制其響鈴在一分鐘以內(nèi)的任意時(shí)間；3、大部分學(xué)校都有春夏兩個(gè)作息時(shí)間，可以通過打鈴控制開關(guān)K3使其兩個(gè)狀態(tài)分別控制春季、夏季作息時(shí)間，在軟件上進(jìn)行相應(yīng)的

43、更改即可；4、缺少創(chuàng)新，可以增加音樂報(bào)警功能，取代尖銳的蜂鳴聲，這樣能夠使用戶在實(shí)際應(yīng)用中多一些樂趣；還可以加入遠(yuǎn)程遙控功能，達(dá)到原理里控制、語音識(shí)別等等，隨著電子技術(shù)發(fā)展，打鈴器的功能必定會(huì)更加地多樣化，從而貼近人們的各種需要，為人們以后的生活和工作提供更多的便利。致謝本次設(shè)計(jì)首先得感謝母校江西財(cái)經(jīng)大學(xué)為我們畢業(yè)設(shè)計(jì)提供了良好的學(xué)習(xí)環(huán)境和各種資源，通過圖書館內(nèi)的書籍，讓我們有充分的資料進(jìn)行畢業(yè)設(shè)計(jì)。并且，我的指導(dǎo)老師廖漢程廖老師致以最誠摯的謝意！廖老師在本次設(shè)計(jì)中給予了我們我們很大的幫助，主要通過郵件和面授的方式，在論文的選題到論文體系的安排上，都得益于廖老師的悉心指導(dǎo)和啟發(fā)。讓我知道，在以

44、后的學(xué)習(xí)和工作中都得做到知難而上、孜孜不倦。另外，我必須感謝我的同學(xué)特別是室友，在整個(gè)的設(shè)計(jì)過程中，每當(dāng)遇到困難和失敗時(shí)，都是因?yàn)樗麄兊膸椭凸膭?lì)，我才能順利完成該論文的設(shè)計(jì)。參考文獻(xiàn)1 江國強(qiáng)，2011：EDA技術(shù)與應(yīng)用（第三版），北京：電子工業(yè)出版社。2 潘送，黃繼業(yè)，2007：EDA技術(shù)與VHDL（第二版），北京：清華大學(xué)出版社。3 鄒彥，莊嚴(yán)，鄒寧，王宇鴻，2007：EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)，北京：電子工業(yè)出版社。4 劉昌華，2005：論EDA技術(shù)的現(xiàn)在與未來J. 世界電子元器件. 2007(08)。5 李嗣范, 1982：微波元件原理與器件（第一版），北京: 人民郵電出版社。6 劉皖

45、，何道君，譚明編著2006：FPGA設(shè)計(jì)與應(yīng)用M，北京：清華大學(xué)出版社。7 朱正偉，2005：EDA技術(shù)及應(yīng)用，北京：清華大學(xué)出版社。8 鄧志娟. EDA電子仿真技術(shù)及其FPGA步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制設(shè)計(jì)J，科技廣場(chǎng). 2008(08)。9 劉君，常明，秦娟,2007：基于硬件描述語言（VHDL）的數(shù)字時(shí)鐘設(shè)計(jì)J，天津：天津理工大學(xué)學(xué)報(bào)。10 譚會(huì)生，張昌凡，2002：EDA技術(shù)及應(yīng)用M，西安：西安電子科技大學(xué)出版社：P89-92 。11 陳茂源，2008：基于VHDL語言的數(shù)字鐘設(shè)計(jì)J， 長(zhǎng)江大學(xué)學(xué)報(bào)(自然科學(xué)版)理工卷。12 黃仁欣，2006EDA技術(shù)實(shí)用教程M北京：清華大學(xué)出版社。13 萬

46、春迎，2008：基于VHDL的數(shù)字時(shí)鐘設(shè)計(jì)J， 科技信息，第27期。14 李可，1996數(shù)字鐘電路及應(yīng)用M北京：電子工業(yè)出版社：72-76.15 劉君,常明,秦娟,張晟,耿璐,2007:基于硬件描述語言(VHDL)的數(shù)字時(shí)鐘設(shè)計(jì)J ，天津理工大學(xué)學(xué)報(bào)，第4期。16 Zainalabedin Navabi.Vhdl: Analysis and Modeling of Digital SystemsM.New York：McGraw-Hill Professional，1998，（2）.17 March 23, 2006,EDA for IC System Design, Verification

47、, and Testing (Electronic Design Automation for Integrated Circuits Handbook),CRC.18 Louis Scheffer Luciano Lavagno,2006,EDA for IC Implementation,Circuit Design,and Progress Technology,CRC.19 Mark D. Birnbaum,October 11, 2003,Essential Electronic Design Automation,Prentice Hall PTR.附錄60進(jìn)制計(jì)數(shù)器VHDL代碼程

48、序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY cnt60 ISPORT( CLR,EN,CLK:IN STD_LOGIC; COUT:OUT STD_LOGIC; QSA:OUT INTEGER RANGE 0 TO 9; QSB:OUT INTEGER RANGE 0 TO 5);END cnt60;ARCHITECTURE ONE OF cnt60 IS BEGINPROCESS(CLK,CLR)VARIABLE SA: INTEGER RANGE 0 TO 9;VARIABLE SB: INTEGER RANGE 0 TO 5;BE

49、GINIF CLR='0' THEN SB:= 0; SA:= 0;ELSIF CLK'event AND CLK='1' THENIF EN='1' THENIF SB=5 AND SA=9 THEN SA:=0;SB:=0 ;COUT<='1'ELSIF SA=9 THEN SA:=0;SB:=SB+1;COUT<='0' ELSE SA:=SA+1;COUT<='0'END IF;END IF;END IF ; QSA<=SA;QSB<=SB;END PR

50、OCESS ;END ONE;24進(jìn)制計(jì)數(shù)器VHDL代碼程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT24 ISPORT( CLRN,EN,CLK:IN STD_LOGIC; COUT:OUT STD_LOGIC; QHA: OUT INTEGER RANGE 0 TO 9; QHB: OUT INTEGER RANGE 0 TO 2);END CNT24;ARCHITECTURE ONE OF CNT24 IS BEGINPROCESS(CLK,CLRN)VARIABLE HA: INTEGER RANGE 0 TO 9;VAR

51、IABLE HB: INTEGER RANGE 0 TO 2;BEGINIF CLRN='0' THEN HB := 0; HA := 0;ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (HB=2 AND HA=3) THEN HA:=0;HB:=0 ;COUT<='1'ELSIF HA=9 THEN HA:=0;HB:=HB+1;COUT<='0' ELSE HA:=HA+1;COUT<='0'END IF;END IF

52、;END IF ;QHA<=HA;QHB<=HB;END PROCESS ;END ONE;定時(shí)模塊VHDL程序：LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY ctrl_memo ISPORT( res,k1,up_key:IN STD_LOGIC; Qhourb : OUT INTEGER RANGE 0 TO 2; Qhoura : OUT INTEGER RANGE 0 TO 9; Qminueb : OUT INTEGER RANGE 0 TO 5; Qminuea : OUT INTEGER RANGE 0 TO 9);

53、END ctrl_memo;ARCHITECTURE a OF ctrl_memo IS BEGIN PROCESS(res,k1,up_key) VARIABLE Qtmpma: INTEGER RANGE 0 TO 9; VARIABLE Qtmpmb: INTEGER RANGE 0 TO 5; VARIABLE Qtmpha: INTEGER RANGE 0 TO 9; VARIABLE Qtmphb: INTEGER RANGE 0 TO 2;BEGIN IF res='0' THEN Qtmpma:= 0; Qtmpmb:= 0;Qtmpha:= 0; Qtmphb:= 0; ELSIF up_key'event AND up_key='1' THEN IF k1='1' THEN IF Qtmphb=2 AND Qtmpha=3 THEN Qtmphb:=0; Qtmpha:=0 ; ELSIF Qtmpha=9 THEN Qtmpha:=0; Qtmphb:=Qtmphb+1