ESD和集成電路的ESD保護(hù)

1、ESD和集成電路的ESD保護(hù)Part 1. ESD的事實(shí)存在什么是ESD?ESD 的全名是 EleCtrOStatiCS DiSCharge （靜電放電）從物理上來講，產(chǎn)生靜電釋放的原因有摩擦、感應(yīng)、剝離，產(chǎn)生靜電放電的機(jī)制 是因?yàn)槲镔|(zhì)失去了或者得到了電子從而使本身帶上正電或者負(fù)電。從表象來看，產(chǎn)生靜電放電是因?yàn)閮蓚€(gè)電位不相同的物體間的電荷轉(zhuǎn)移現(xiàn)象, 而且不一定要伴隨著有電弧或者火花的產(chǎn)生。此外，大電流（安培級(jí)）和瞬間（納秒級(jí)）的擠壓也可以引起靜電的釋放， 此類有如壓電陶瓷。自然界中的ESD現(xiàn)象：雷擊、冬天脫毛衣時(shí)會(huì)有啪啪的聲音、在地毯上走動(dòng)或者從椅子上站起來后, 碰觸導(dǎo)體（例如金屬門把）。人

2、體可感受到的靜電電壓約為3.5KV ,而且通常在濕度比較低的時(shí)候容易感 受到靜電的存在和影響。從下表我們可以看出濕度對(duì)靜電產(chǎn)生和產(chǎn)生的程度有什 么影響。產(chǎn)生方式產(chǎn)生靜電的電壓10%R,H.40%R.H.55%R.H.走過地毯35KV15KV7.5KV走過乙烯制地板12 KV5 KV3 KV生產(chǎn)線上的工人6 KV0.5 KV0.4KV陶瓷插進(jìn)塑料管2 KV0.7 KV0.4 KV陶瓷插講乙烯托盤11.5 KV4 KV2 KV撕開IC的泡沬塑料包裝26 KV20 KV7 KVIC被泡沫線捆綁于運(yùn)輸盒21KV11 KV5.5 KVPart 2. ESD對(duì)CMOS集成電路損害及測(cè)試1. 引言隼成電路工

3、藝發(fā)展到深亞微米階段器件的物理尺寸日益減小,靜電放電(EleCtroStatiC DiSehirg巳ESD)對(duì)集成電路的危害變得趣來趣顯著。因?yàn)殡S著 關(guān)鍵尺寸的不斷縮小，集成電踣的功耗和發(fā)熱也在不斷地得到降低，但是也由于 柵極能承受的最高電壓在不斷降低，所以集成電路被外界突發(fā)的ESD電壓損壞 的幾率也在不斷地提高。據(jù)統(tǒng)計(jì),將近40%的集成電路失效是由靜電放電引起的。 因此,對(duì)集成電路進(jìn)行ESD保護(hù)設(shè)計(jì)也變得尤為重要，因?yàn)镋SD傷害來自生產(chǎn)、 儲(chǔ)存、運(yùn)輸各個(gè)方面，可謂時(shí)時(shí)有可能被傷害。2、ESD模式及其測(cè)試方法ESD模型常見的有三種:人體模型(HBM , HUman Body Model).充電

4、 器件模型(CDM , Charge DeViCe MOdel)和機(jī)器模型(MM , MaChine Mode),其中以人體模型最為通行。一般的商用芯片，要求能夠通過2KV靜電電壓的HBM檢測(cè)。對(duì)于HBM放電，其電流可在幾百納秒內(nèi)達(dá)到幾安培,足以損壞芯片內(nèi)部的電路。WOrdSI人體模型(HBM)的現(xiàn)場(chǎng)模擬圖2人體模型(HBM)的等效電路 2人體模型(HBM)的等效電路。人體的等效電阻為1.5k0進(jìn)入芯片的靜電可以通過任意一個(gè)引腳放電，測(cè)試時(shí)，任意兩個(gè)引腳之間都 應(yīng)該進(jìn)行放電測(cè)試,每次放電檢測(cè)都有正負(fù)兩種極性,所以對(duì)I/O引腳會(huì)進(jìn)行 以下六種測(cè)試:1) PS模式(PitVtoVss正極性):VS

5、S接地,引腳施加正的ESD電壓，對(duì)VSS放電，其余引腳懸空；2） NS模式（PitVt-Vss負(fù)極性）:VSS接地，引腳施加負(fù)的ESD電壓，對(duì)VSS放電，其余引腳懸空；VD43 ） PD模式（PintoVDD正極性）:VDD接地，引腳施加正的ESD電壓,對(duì)VDD放電，其余弓I腳懸空；4 ） ND模式（PitVtSVDD負(fù)極性）:VDD接地,引腳施加負(fù)的ESD電壓Z對(duì)VDD放電，其余引懸空；,ss65 ）引腳對(duì)引腳正向模式:引腳施加正的ESD電壓，其余所有I / O引腳一起接地，VDD和VSS引腳懸空；6）引腳對(duì)引腳反向模式:引腳施加負(fù)的ESD電壓，其余所有I / O引腳一 起接地，VDD和VS

6、S引腳懸空。7 ）電源對(duì)地正向模式:電源施加正的ESD電壓，VSS接地，對(duì)VSS放電, 其余腳懸空。8 ）電源對(duì)地反向模式:電源施加負(fù)的ESD電壓，VSS接地，對(duì)VDD放電, 其余腳懸空。VESDSIO當(dāng)ESD發(fā)生在芯片上時(shí)，芯片會(huì)發(fā)生失效故障，這個(gè)失效可能是短暫的， 也有可能是不可恢復(fù)的永久傷害。失效當(dāng)當(dāng)表現(xiàn)在芯片電源電壓被拉低、I/O輸 出電壓異常。對(duì)于芯片的ESD我們可以通過搭建外部的保護(hù)電踣對(duì)比較容易受傷害的 Pin逬行保護(hù)，但是很多時(shí)候這些算是頷外的設(shè)計(jì)在整體系統(tǒng)設(shè)計(jì)中是不被允 許，所以芯片內(nèi)部的自我保護(hù)措施就變得常重要，而且也能更加有效地對(duì)芯 片中比較脆弱的Pin進(jìn)行更好的保護(hù)，保

7、障芯片的穩(wěn)定長(zhǎng)久工作。Part 3. CMOS集成電路的ESD保護(hù)設(shè)計(jì)1. ESD保護(hù)原理及原則ESD保護(hù)電路的設(shè)計(jì)目的就是要避免工作電踣成為ESD的放電通路而遭到 損害，保證在任意兩芯片引腳之間發(fā)生的ESD ,都有適合的低阻旁路將ESD電 流引入電源線。這個(gè)低阻旁略不但要能吸收ESD電流”還要能鉗位工作電路的 電壓，防止工作電路由于電壓過載而受損。這條電踣通踣還需要有很好的工作穩(wěn) 定性,能在ESD發(fā)生時(shí)快速響應(yīng)”而且還不能對(duì)芯片正常工作電踣有影響。在隼成電路設(shè)計(jì)階段，使用器件對(duì)隼成電路進(jìn)行ESD保護(hù)時(shí),常用器件為柵 極接地NMOS g(GGNM0S). GDPMOS(柵極接VDD電源的P型M

8、OS管) 和SCR(可控硅)等等。由于GGNMOS與集成電路CMOS工藝很好的兼容 GGNM0S得到了廣泛的應(yīng)用。GGNMOS及寄生NPN結(jié)構(gòu)如圖11所 示,GGNMOS 傳輸線(transmission Iine PUlSerTLP)測(cè)試曲線如圖 12 所 TFoESD信號(hào)柵氧擊穿區(qū)(b)S 12g IINMOS管有一個(gè)橫向寄生NPN (源極P型襯底漏極)晶體管。RSUb為襯底電阻圏12ESD設(shè)計(jì)窗口。當(dāng)在一壓點(diǎn)(PAD)上加ESD正向脈沖時(shí),高靜電電壓加在漏結(jié)上(N+/P),該結(jié)反偏,器件進(jìn)入高阻抗?fàn)顟B(tài),直到達(dá)到雪崩擊穿(一次擊穿)電壓為止在回12中 對(duì)應(yīng)一次擊穿電壓為Vth在耗盡區(qū)產(chǎn)生的

9、電子空穴對(duì),電子被漏極接觸電極收 集,而空穴被襯底接觸電極收黛由于襯底寄生電阻RSUB的存在使襯底電壓升高, 當(dāng)達(dá)到能使源PN結(jié)正偏時(shí),電子從源區(qū)注入漏區(qū)NMOS管內(nèi)部的寄生雙極型 NPN管開啟,GGN MOS逬入微分負(fù)阻區(qū)。此時(shí)由正向?qū)ǖ募纳p極型NPN 泄放ESD電流MOSFET源漏電壓降至接近寄生的雙極型晶體管的隼電極發(fā)射 極導(dǎo)通電壓。當(dāng)電流繼續(xù)上升,在漏端的碰撞離化點(diǎn)附近大的載流子密度使得電 流密度非常大,產(chǎn)生局部“熱點(diǎn)”,當(dāng)流過器件漏端的電流密度過尢就會(huì)造成熱擊 穿。通常漏端的熱擊穿點(diǎn)位于柵邊緣附近熱擊穿對(duì)應(yīng)的擊穿電壓為二次擊穿電 壓 Vt2。當(dāng)使用GGNMOS作為隼成電路的ESD

10、保護(hù)電路的器件時(shí),為得到良好的 ESD性能通常需要降低一次擊穿電壓VtI和増加二次擊穿電流It2。増加It2 最常用的方法是増加保護(hù)管的面積(采用多指條晶體管),其結(jié)構(gòu)就相當(dāng)于多個(gè)單 指條的N MOS并聯(lián)在一起。采用多指條晶體管的方法提高GGNMOS管的ESD 性能時(shí),由于工藝不平整性或者襯底等效電阻大小不一,當(dāng)ESD應(yīng)力來臨時(shí),往往 出現(xiàn)某個(gè)指條首先導(dǎo)通,導(dǎo)致ESD電流只從該指條泄放其它指條形同虛設(shè),降低 了多指條晶體管的ESD性能為提高ESD性能則需要使其所有指條在ESD應(yīng)力 來臨時(shí)都導(dǎo)通,為此需要提高GGN MOS管的二次擊穿電壓Vt2,因此提高 GGN MOS的ESD性能就要降低Va増

11、大It2或者Vt20靜電放電(ESD , EleCtroStatiC DiSCharge )給電子器件環(huán)境會(huì)帶來破壞 性的后果。它是造成隼成電路失效的主要原因之一。隨著隼成電路工藝不斷發(fā)展, 互補(bǔ)金屬氧化物半導(dǎo)體(CMOS , COmPIementary Metal-OXide SemiCOndUCtor)的特征尺寸不斷縮小，金屬氧化物半導(dǎo)體(MOSMetaI-OXide SemiCondUetor)的柵氧厚度越來趣薄，MOS管能承受的電流 和電壓也趣來越小，因此要進(jìn)一步優(yōu)化電路的抗ESD性能，需要從全芯片ESD 保護(hù)結(jié)構(gòu)的設(shè)計(jì)來進(jìn)行考慮。2、CMOS電踣ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)根據(jù)ESD的測(cè)試方

12、法以及ESD保護(hù)電路的原理可知，在芯片中我們需要建 立六種低阻ESD電流通踣，它們分別是：1) PAD到VSS的低陰放電通路2) VSS到PAD的低阻放電通路3) PAD到VDD的低阻放電通踣4) VDD到PAD的低阻放電通踣5) PAD受到正向ESD放電時(shí)，PAD到PAD的通路6) PAD受到負(fù)向ESD放電時(shí)，PAD到PAD的通路7) VDD與VSS之間的電流通路。注：PAD是晶Bl上的引腳焊塊，Bonding Line將PAD與引腳連接。大部分的ESD電流來自電踣外部，(CMD模型除外，它是基于已帶電的器 件通過管腳與地接觸時(shí)”發(fā)生對(duì)地放電引起器件失效而建立的)” ESD保護(hù)電 路一般設(shè)計(jì)

13、在PAD旁，輸入輸岀(I/O, InPUt/Output)電路內(nèi)部。典型的I/O 電路示意圖如圖13 ,它的工作電踣由兩部分組成：輸岀驅(qū)動(dòng)(OUtPUt DriVer) 和輸入接收器(InPUt ReCeiVer)。ESD通過PAD導(dǎo)入芯片內(nèi)部，因此I/O 里所有與PAD直接相連的器件都需要建立與之平行的ESD低阻旁略f將ESD 電流引入電壓線，再由電壓線分布到芯片各個(gè)管腳，降低ESD的影響。具體到I/O ,就是與PAD相連的輸岀驅(qū)動(dòng)和輸入接收器。根據(jù)對(duì)ESD低阻放電通路的 要求，上面六條通路必須保證在ESD發(fā)生時(shí)，形成與保護(hù)電路并行的低阻通路, 旁路ESD電流，且能立即有效地鉗位保護(hù)電路電壓

14、。而在這兩部分正常工作時(shí), 不影響電路的正常工作。IrliemaI GHcnHsVDD<PM6/ ESDPrOteCtiOn Z CirCUlt /N PrOSioi I ClrCUitOUtPUtA PADPrOteCtiOn CirCUit【I/ ESDPrOteCtlOnCirCUit /卜 一/ESDPrOteCtlOn CjrCUit電源對(duì)地 保r也路輸入保 輸入緩 輸出緩輸出保護(hù)電路 沖電路 沖電路護(hù)電路圖13典型的I/O電踣示意圏圏14是加入ESD電流通路的I/O電路，在團(tuán)3所列的所有器件中，HBM 模式下輸岀驅(qū)動(dòng)上的NMOS管是最容易受損壞的。因此下面會(huì)對(duì)輸出驅(qū)動(dòng)中 NM

15、OS管的ESD低阻旁路給出比較詳細(xì)的介紹。VDD圏14加入ESD電流通路的I/O電路上圖二極管ND是NMOS漏極與P型襯底形成的寄生二極管，二極管PD 是PMOS漏極與N阱形成的寄生二極管NDD與VSS之間的二極管DP是N 阱與P型襯底形成的寄生二極管。電阻RS和Rin用于進(jìn)一步降低被保護(hù)器件上 的ESD電壓。 PS模式下PAD、VSS之間的ESD低陰旁踣每一個(gè)I/O引腳電路中都應(yīng)建立一個(gè)PAD到VSS的ESD保護(hù)電瞧圏15 VDD輸出驅(qū)動(dòng) 15 PAD對(duì)VSS反向ESD放電時(shí)的電流通路常用的ESD保護(hù)器件有電阻、二極管、雙極性晶體管、MOS管、可控硅 (SCR )等。由于MOS管與CMOS工

16、藝兼容性好，我們常采用MOS管構(gòu)造 保護(hù)電路。CMOS工藝條件下的NMOS管有一個(gè)橫向寄生N4N(源極P型襯底漏 極)晶體管，如圖11(a)所示。這個(gè)寄生的晶體管開啟時(shí)能吸收大量的電流。利用這一現(xiàn)象可在較小面積內(nèi) 設(shè)計(jì)出較高ESD耐壓值的保護(hù)電路，其中最典型的器件結(jié)構(gòu)就是柵極接地 NMOS ( GGNMOS , Gate GrOUnded NMOS ) O在正常工作情況下，NMOS橫向晶體管不會(huì)導(dǎo)通。當(dāng)ESD發(fā)生時(shí)，漏極和 襯底的耗盡區(qū)將發(fā)生雪崩，并伴隨著電子空穴對(duì)的產(chǎn)生。一部分產(chǎn)生的空穴被源 極吸收，其余的流過襯底。由于襯底電阻RSUb的存在，使襯底電壓提高。當(dāng)襯 底和源極之間的PN結(jié)正偏時(shí)

17、，電子就從源發(fā)射進(jìn)入襯底。這些電子在源極、漏 極之間的電場(chǎng)的作用下，被加速，產(chǎn)生電子、空穴的碰撞電離，從而形成更多的 電子空穴對(duì)，使流過N-P-N晶體管的電流不斷増加，最終使NMOS晶體管發(fā) 生二次擊穿，此時(shí)的擊穿不再可逆，則NMOS管損壞。S 12展示了這一過程的I-V特性，其中(Vtl , ItI)為襯底和源極之間的 PN結(jié)正偏，橫向晶體管開啟時(shí)的電壓電流，(Vh , Ih )為NMOS橫向晶體管 的鉗位電壓和電流，(Vt2 , It2 ) NM0S橫向晶體管發(fā)生二次擊穿時(shí)的電壓 和電流。NMOS管正常工作的區(qū)域在VoP之內(nèi)。為了防止如噪音等外界影響, 使N MOS在正常工作區(qū)域觸發(fā)，Vo

18、P與Vh之間需要一個(gè)安全區(qū)。VoX是 NMOS管的柵氧擊穿電壓。如果ESD保護(hù)器件的電壓設(shè)計(jì)在安全區(qū)與柵氧擊穿 區(qū)之間，電流設(shè)計(jì)在K2以內(nèi)，ESD保護(hù)器件就能在不損傷管子也不影響工作電 路的情況下完成對(duì)電路的保護(hù)。為了進(jìn)一步降低輸岀驅(qū)動(dòng)上NMOS在ESD時(shí)兩端的電壓，可在ESD保護(hù) 器件與GGNMOS之間加一個(gè)電阻( 16)0這個(gè)電阻不能影響工作信號(hào)，因此 不能太大。畫版圏時(shí)可采用多晶硅(POly )電阻。§17VOPb)§18圏17PAD到VSS電流通路的等效電路圖18ESD發(fā)生時(shí)的I-V特性圖，電 阻RS會(huì)讓ODESD耐壓值有一個(gè)Ir20D*RS的偏移。我們可以通過ES

19、D鉗制電路的HBM耐壓值來推斷ESD鉗制電路器件的大 概兗度。如果GGNMOS可通的最大電流密度是IOmAm,則要達(dá)到2kV HBM耐壓值，這個(gè)ESD鉗制電路要經(jīng)受1.33A的電流，NMOS的兗度至少 是133m0為了在較小的面積內(nèi)畫出大尺寸的NMOS管子，在版圖中我們采 用常把它畫成手指型(finger-type),把NMOS管中的單一“手指”作為一個(gè)單 元，然后多次引用這個(gè)單元。畫版圖時(shí)應(yīng)嚴(yán)格遵循I/O ESD的設(shè)計(jì)規(guī)則。在ESD發(fā)生時(shí),不一定每一個(gè)N MOS “手指”會(huì)一齊導(dǎo)通,這樣ESD保護(hù)電路 的有效耐壓值就由開始導(dǎo)通的幾個(gè)NMOS“手指”決定。為了避免這種情況，提 高ESD器件防護(hù)

20、能力，可在NMOS柵極和地之間加一個(gè)電阻Rgate(圖19 )。19RgateB 20圏19在輸岀驅(qū)動(dòng)NMOS管柵地間加上電阻圏20柵地加電阻后，ESD時(shí) 的等效電路圖Cdg為NMOS管柵漏間的寄生電容。由于柵漏間寄生電容的存在，ESD瞬態(tài)正電壓加在PAD上時(shí)，圖19中 NMOS上的柵極也會(huì)IB合一個(gè)瞬態(tài)正電壓，因此NMOS上的每一個(gè)“手指噲 一齊導(dǎo)通，不用到達(dá)VtI就能進(jìn)入寄生橫向晶體管驟回崩潰區(qū)(SnaPbaCk region)0柵極電壓由Rgate放電到地。這個(gè)瞬態(tài)電壓持續(xù)的時(shí)間由柵漏寄生電 容和柵地電阻組成的RC時(shí)間常數(shù)決定。柵地電阻必須足夠大,保證在電路正常 工作時(shí)這個(gè)柵極耦合NMO

21、S管是關(guān)閉的。只采用初級(jí)ESD保護(hù)，在大ESD電流時(shí)，電路內(nèi)部的管子還是有可能被擊 穿。如圏21所示，GGNMOS導(dǎo)通，理想狀況下(§21),襯底和金屬連線 上都沒有電阻，吸收大部分ESD電流。實(shí)際倩況是如圖22 , GGNMOS導(dǎo)通,由于ESD電流很大，襯底和金屬連線上電阻都不能忽略此時(shí)GGNMOS并不 能鉗位住輸入接收端柵電壓,因?yàn)樽屳斎虢邮斩藮叛趸鑼拥碾妷哼_(dá)到擊穿電壓 的是GGN MOS與輸入接收端襯底間的IR壓降。為避免這種情況,可在輸入接收端附近加一個(gè)小尺寸GGNMOS進(jìn)行二級(jí)ESD保護(hù),如圖23 z用它來鉗位輸入接收端柵電壓。在畫版圖時(shí)，必須注意將二級(jí)ESD保護(hù)電路緊靠

22、輸入接收端,以減小輸入接收端與二級(jí)ESD保護(hù)電路之間襯底及其連線的電阻。接收端圖21理想狀況下的電流通路VDDRSUblRsub2圍22長(zhǎng)距離產(chǎn)生的寄生電阻使輸入接收中的柵氧被擊穿VDDyiw7J H ： <× z7f<J ZMc>tFMk>1g 23實(shí)際解決方法 NS模式下VSS , PAD之間ESD低阻旁路在ESD過程中，如果PAD對(duì)VSS負(fù)向放電，放電通路由P型襯底和每一 個(gè)與PAD相連NMOS的漏極產(chǎn)生的寄生二極管組成，如圖9所示。此時(shí)二極 管正向?qū)?，因?yàn)槎O管正向?qū)妷盒?，?dǎo)通電阻小，有很高ESD防護(hù)能力, PAD對(duì)VSS的負(fù)向放電可以很容易的分布到芯片各個(gè)管腳。 PD模式下PAD , VDD之間ESD低阻旁路在ESD過程中,如果PAD對(duì)VDD正向放電，放電通踣由N阱和每一個(gè)與 PAD相連PMOS的漏極產(chǎn)生的寄生二極管組成。此時(shí)二極管正向?qū)?，有很?ESD防護(hù)能力，PAD對(duì)VDD的正向放電可以很容易的分布到